时域反射仪的硬件设计与实现----关键电路设计(二)

为了保证信号在模拟通道上传输的完整性，本设计选用了一款高性能的单端转双端的差分集成运放LM6550.其-3dB带宽(bandwith)达到了400MHz，压摆率为3000V/us，输入噪声小，信号失真典型值为70dB，同时具有响应快，功耗低等特点，满足驱动高性能ADC的需求。在图中助和RF用来控制信号放大倍数，在这里的差分电路仅仅做单端到双端的变化，因此RG和RF都选用500Ω的电阻，即不做信号放大处理。Vcom幻以端是用来控制输出差分信号的共模电压，因为模数转换器要求输入差分信号的共模电压在1.9v~2.IV之间，所以通过Vcom来设置差分信号的共模电压，这样输出的差分信号就能与ADC的共模输入相匹配。从运放输出的信号在连接到ADC之前经过了一个简单的电阻一电容(R-C)滤波器，用来消除或者减轻混迭失真的影响。如果已知滤波器的截止频率FC，则可以通过下面式子来确定滤波电路中电阻和电容的大小。

式中CADC为ADC的输入电容。如本设计中设滤波器的截止频率为100MHz，电阻R取50Ω，CADC的大小为4pF，则计算出的电容大小约为25pF.

垂直位移电路用来将信号做垂直方向上的移动，对于多信号的显示有很多大的帮助。本设计的垂直位移电路并不是将单独将信号经过一个垂直位移电路，而是把垂直位移电路与差分变换电路相结合。即在差分运放的正向和反向输入端引入一对以1VDC电压为中心相互对称的垂直移位电压，该电压是通过加法的形式盛加到被测信号上的。而差分运放的输入端实际上也可以看作是双端输入模式，这样当在输入端加上一对信号时，实际的垂直移位电压就是这两个输入电压之差。

比如当正向输入电压为1V时，反向输入电压也是1V，则垂直移位电压为OV，即信号不做垂直移位;当正向输入电压为1.5V时，反向输入电压是0.5V，则垂直移位电压为1V，即信号向上移动1V的垂直位移，相当于屏幕上的十大格。同理当正向输入电压和反向输入电压分别为0.5V和1.5V时，信号向下移动了10大格。

在实际应用当中，信号的上下移动范围没有必要做到±1Odiv，因为整个显示屏的波形显示区域也只有±4div，因此将信号的上下移动范围做到±5div即可满足观察的需要，垂直移位控制电压就被限定在0.75V---1.25V之间变化。又因为垂直位移的控制电压都是通过DAC来产生的，DAC的输出范围为0V-2V，垂直移位控制电压的变化区间仅仅为DAC输出变化范围的四分之一，并没有有效的利用DAC的输出，可能会引入一定的误差。为此根据运算电路中的加法规则，设计出如图4-20所示的电路。

为了有效利用DAC的输出，在电路设计上取垂直移位控制电路与差分变换电路之间的连接电阻两倍与差分变换电阻中的RG，则经过运算以后，叠加到差分变换电路端的垂直位移电压降低到原来的一半，此时如果VOFF+等于1.5V，则VOFF-等于0.5V(VREF等于1V，由DAC提供)，叠加到差分变换运放的正、负输入端后，电压分别降为0.75V和0.25V，两者相差为O.5V，正好对应于屏幕上向上移动了5div，满足了设计要求，因此为了使信号在垂直方向上位移达到±5div，只要使VOFF+的变化范围在0.5V-1.5V之间即可。VOFF+直接由DAC送出，而DAC的最小步进为2mV，最大步进通过软件可调。如果采用最小步进的形式，VOFF+变化2mV时，通过运算以后，叠加到脉冲信号的垂直移位电压也只有2mV，仅仅对应屏幕上方的半个像素点(每个像素点对应4mV)，这样上下移动的速度会很慢，且实际意义不大，为此将DAC的输出控制信号的步进该为4mV，则可满足要求，用户在上下移动信号时，每按一次向上或向下键时，信号都可以向上或向下移动一个像素点。

[p] 3.2.4前端基本控制

电路模拟通道有许多控制电路，基本上都可以通过FPGA来完成，比如衰减倍数控制、交直流祸合，接地控制、使能控制、通道较准控制等，这些都可以通过常规的高低电平来完成。考虑到前端电路需要的控制信号线较多，如果直接由FPGA来控制，必定会占用较多的I/O口，同时从布线的角度来考虑的话，大量的连线从后端连接到前端，必定会使用较多的板上面积，给整体布线带来许多麻烦。为此本设计摒弃了直接控制方式，而采用间接控制，所有的控制任务只需要三条控制线和一个或多个串并转换器CD4094就可以完成。

该串并转换器有四个输入端，八个并行输出端和一对互补的串行输出端。四的输入端中包括：串行数据输入、时钟信号输入、选通控制、使能输出控制。串并转换器内部主要由三大部分组成：移位寄存器、数据锁存(选通)器和三态缓冲器。时钟信号将串行数据以先后的顺序存到移位寄存器，每一个时钟对应一位数据，选通控制端则控制是否将旧数据用新数据代替，如果选通控制器一直处于低电平，则并行输出端的数据还是上一次的数据，如果选通控制在新数据到来之前已经是高电平，则如果使能输出为高，从并行输出端的数据随着时钟到来依次得到更新。如果是经过八个串行时钟以后，选通控制信号由低到高的变化，则并行数据端的八位输出数据同时得到更新。串并转换器的两个串行输出端口可以用来对数据位数的扩展，即实现多个串并转换器的级联。

在FPGA内部同样存在一个并转串的模块，它将从ARM送过来的通道所需要的并行控制型信号转换成对应的串行信号，转换模块通过verilog HDL(硬件描述语言)来实现。该模块结构和仿真时序图，如图4-21和4-22所示。

从时序图可以看到当W叹仃E信号产生一个上升沿以后，16位的并行数据随着时钟的增加，依次从最高位开始串行输出，当最低位输出以后STROBE在最后一位数据产生半个时钟周期以后产生一个上升沿，该上升沿可以用来控制在通道中的串并转换器的选通控制引脚，使级联的两个串并转换器的并行输出端同时得

到更新。CLK_SER输出用来为串并转换器提供所必须的时钟信号。

在最初的设计当中，考虑到数字电路的设计简单和方便，对通道的控制信号的写入采用的是循环写的方式，即写完一次以后紧接着写第二次，无论数据是否更新，CD4094一直都有数据写入。后来发现通过这种方式对通道进行控制，导致了一些不必要的麻烦。首先是控制信号很多都与被测信号有一定的联系，如果不停的循环写，则把噪声信号引入到了被测信号上。另外对通道上的控制信号的修改次数相对于循环写的次数来说，修改的次数远远小于写的次数，也就是说很多次的写操作都是没有任何意义。为此将对通道上的控制信号的写入采用由ARM来控制，即在ARM读取一次FPGA内部RAM中的数据并显示完以后，就进行一次对通道控制的写操作，只需要在图4-21中的WRITE端产生一个上升沿即可。这样即消除了噪声的引入，同时也保证了数据的更新。