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PADS LOGIC中怎么ERC检查原理图的错误?

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各位:最近小弟在学习pads LOGIC,做完一个原理图,想检查下,怎么没有发现ERC这个功能呢?是软件本身没有还是在哪里设置?如果没有的话,那用LOGIC画完原理图怎么知道有没有错误呢?

怎么没人回复呢?自己顶起!


这就是PADS的缺点啊,为什么ORCAD那么流行,用于原理图设计?

个人觉得真正的检查还得靠自己,大部分的错误DRC检查不出来

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