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一个关于LOGIC中OLE的问题？望各位指教.
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比如我在LOGIC中更改了原理图后用什么方法能实时的将LAYOUT中的pcb图也作同样的更改，前提是不打乱PCB图中已经作好的布局和连线。
使用ECO做比對，差異處，再import至LAYOUT中的PCB图
楼上正解
十分感谢
ECO即可。
涉及到改动的网络线一般会飞掉，如果是你需要的修改的话就没有问题。
如果不想飞掉就要另想办法了。
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