外形似集成电路的完整 DC/DC 解决方案为基于 FPGA 的系统带来切实益处

FPGA工艺尺寸的进步和更加灵活的设计配置、以及基于FPGA的系统取得的进步已经使FPGA制造商充满信心地进入了以前由微处理器和ASIC供应商垄断的市场。最近，Xilinx的VirtexTM和Altera的Stratix产品系列分别推出了新器件，进一步缩小了性能差距，再次提高了性能标准。尽管这些器件的通用和可配置性吸引了系统设计师，但是控制这些器件内部工作方式的设计规则及其外部接口协议的复杂性导致需要广泛的培训、基准设计评估、设计仿真和验证。因此，FPGA供应商提供了详尽的硬件和固件支持，旨在帮助系统设计师应对数字领域中的全新挑战。然而，模拟领域(特别是用于内核、I/O、存储器、时钟及其它电源轨的DC/DC转换器)中难解的复杂性则需要新型解决方案。现在，是DC/DC制造商提高自己产品性能标准的时候了。
 
图 1  像线性稳压器一样简单：一个 DC/DC 微型模块稳压器就是一个密封的表面贴装解决方案，具有电感器、MOSFET、DC/DC 稳压器和补偿电路

管理多个电压轨

较旧的FPGA需要两个或3个电源轨。现在，有些高端多核器件需要多达7个轨，兼有3.3V旧的电源轨和新近出现并从2.8V直至1.0V或更低的较低电压轨。此外，还兼有为存储器、网络处理器、图形处理器、数摸或模数转换器以及运算放大器和射频集成电路等非FPGA器件提供的其它电压轨。

确保具有多个电压轨的系统“清楚”启动、电压轨相互之间没有任何冲突是具有排序和跟踪功能的DC/DC稳压器的关键任务。简言之，每个稳压器必须能够跟踪其它稳压器的输出电压。好消息是，从几年前开始，FPGA就不需要对其电压轨进行任何排序了。但是仍然要求系统中不同部分的几个电压顺序斜坡上升或斜坡下降，以防止电压轨变化太快或太慢时可能出现锁断。

过去，电源轨的跟踪和排序由单独的电源管理集成电路完成。今天，设计师要求排序和跟踪功能嵌入到稳压器中，尤其是稳压器必须放置在系统中不同的角落时，更是这样。

调节低Vt和极快的大电流I/O

在基于FPGA的应用中，快速I/O节点常常需要最高功率。1.8V至2.5VI/O电压产生数十安培的负载电流是非常常见的。非常高端的系统需要40A至80A的I/O设计。

由于电路板设计的逻辑学原因，DC/DC稳压器不得不布设在远离其负载的地方，并需要在其输出至调节点之间采用一根很长的PCB印制线。在大负载电流时，印刷电路板走线引入电压误差，大小等于负载电流(I)乘以这段走线的阻抗(R)。这个I×R电压误差成了较大的问题，因为负载电压一直在下降，而负载电流一直在上升。例如，对一个3.3V轨，200mV的I×R压降产生6%的误差，而对一个1.2V轨，则引入17%的误差。因此，尽管DC/DC稳压器可以设置为调节1.2V输出，但是由于I×R压降，负载将仅得到1.0V。

采用今天的90nm和65nm工艺时，Vt和FPGA的性能取决于电源轨的精确度，17%的误差可能非常容易使性能降低。例如，Vt中出现100mV的偏差可能导致漏电流扩大10倍或更多。
 
图 2  一个 4 输出 103W DC/DC 系统可以放进这个纤巧的空间中(每个 LTM4601 微型模块 DC/DC 转换器都包含一个电感器、MOSFET、旁路电容器等)

只有负载非常接近稳压器输出时，标准DC/DC稳压器才能实现精确调节。它无法补偿I×R压降。误差校正必须借助远端检测放大器进行。用差分远端负载检测可以实现最严格的调节，这需要一个精确的运算放大器和精确电阻。一个放置在负载处的理想稳压器即使在-40℃至85℃的温度范围内也应该提供高于±1.5%的调节准确度。这样的准确度对于3.3V电源轨而言也许无关紧要，因为这时数字集成电路可以容许±0.5V的变化，但是具有1.8V、1.0V或0.9V电源轨的90nm或65nm器件将需要更高的准确度。

用户一旦设定了稳压器输出电压，差分远端检测就通过在宽负载电流范围内补偿印刷电路板走线上的I×R压降，自动调节负载点处的稳定电压。结果，系统在备用模式或在负载电流和I×R压降都为峰值的全速工作状态时，调节都非常准确。

降低对电压纹波噪声和电容器的要求

在非便携式应用中，由于所需的电压降低，而所需电流提高，因此在选择DC/DC稳压器时，热量和工作效率成了更重要的因素。在便携式应用中，尽管每轨负载电流较低，但是工作和备用效率在节省电池能量、简化便携式产品热量管理方面仍然发挥着重要作用。

与线性稳压器相比，无论是便携式还是非便携式应用，开关模式DC/DC稳压器都可组成较高性能的解决方案，尤其是需要大功率时更是这样。例如，一个用3.3V输入电源、以90%效率提供1.2V/5A输出的开关模式稳压器与一个效率为36%的线性稳压器相比；另外，开关模式稳压器消耗0.7W功率时，线性稳压器消耗10.5W。

另一方面，开关模式稳压器因其固有的开关工作而引入开关噪声和较高的输出纹波噪声(输出电压峰值至峰值纹波)。不幸的是，新型FPGA的较低电压轨和较快I/O信号更严格的眼图只容许较低的电源“噪声”。为了减轻纹波噪声，可以给电路增加更多输入和输出电容器，以降低峰值至峰值纹波电压。不过，降低开关噪声难度更高。一种可能的方法是使DC/DC稳压器的工作频率与一个外部时钟相同步，这将使稳压器在所选择的设定频率范围之内运作，以最大限度地降低对系统中其它对噪声敏感的器件的干扰。在几个开关模式稳压器都同步到一个对系统其余部分而言是安全的时钟频率时，这种方法尤其有效。

这些方法有助于设计较低噪声的开关模式负载点稳压器，不过，如果DC/DC稳压器以恰当的架构、功能和布局从头设计，那么噪声问题可以大大减轻。这样的稳压器最大限度地减轻了对电容器、滤波和EMI(电磁干扰)屏蔽的依赖。

在系统质检和组装时精调电压

FPGA或支持FPGA的集成电路的性能在组装进完整的系统时和在实验台上单独测试时相比，可能有所不同。焊料类型、温度、印刷电路板布局、走线阻抗、组装流程等因素都会影响到一个组件的性能。例如，如果FPGA内核稳定在非预期电压上而且导致较慢的速度，那么系统的计算能力将下降。在有些情况下，质量控制人员必须拒绝接受一个偏离预期性能的系统。

由于这个原因，工程师在质检或组装期间评估性能时，需要能够以小的增量提高或降低输出电压。这个功能叫裕度控制。在前面的例子中，可能提高内核电压，以便FPGA的工作频率达到需要的值。裕度控制功能在生产时还可以帮助系统制造商提高总产量。
 
图 3  图 2 的简化方框图

降低高度以让空气更好地流动

缩小FPGA系统尺寸同时增加功能、存储器存储容量或计算能力的迫切需求促使设计师改进用来冷却组件的方法。一种简单的方法是在组件上面提供充足的空气流动。较高的组件遮挡了FPGA或存储器集成电路等较薄封装上面的空气流动。在预装配DC/DC负载点稳压器情况下，这种遮挡非常严重，因为这类器件的高度达到了FPGA和其它集成电路高度的6至10倍。

在把封装内部产生的热量从封装顶部有效散逸出去的过程中，FPGA扁薄的BGA封装是极有帮助的。而在采用较高的器件(例如：预制的DC/DC稳压器)时，由于它阻碍了气流的流动并对相邻的器件产生了“遮蔽”，因此导致上述好处大打折扣。

新一代DC/DC系统：微型模块稳压器

我们来看一个完整的开关模式DC/DC系统，其中包括片上MOSFET、电感器、电容器、DC/DC控制器和补偿电路，装在一个类似表面贴装集成电路那样的封装中，具有简单的布局，仅需要少数几个大容量电容器和一个电阻来设置输出电压(图1)。为实现最佳电气和热性能，这个DC/DC系统可以在充分注意布局和封装的情况下进行预组装。该DC/DC开关模式架构可以采用具有快速瞬态响应的电流模式架构，以最大限度缩小输出电容器尺寸。该DC/DC系统可同步至外部时钟，几个系统可以并联以提供大电流，同时最大限度降低开关噪声干扰和输出纹波噪声。这种新一代DC/DC稳压器应该密封在一个小的、重量很轻的表面贴装封装中，以实现更紧凑和更简单的电路板组装。该封装的高度应该很低，允许空气非常容易地在自身及其附近的集成电路周围流动。

凌力尔特公司将这种新一代DC/DC系统称为微型模块(mModule)稳压器，包括一系列器件，输出电流范围为6A至16A，输入电压范围为4.5V至28V，输出电压范围为0.6V至5V(表1)。有些功能丰富的微型模块稳压器还具有跟踪功能，以使多个电源轨FPGA系统实现恰当的启动和停机。甚至电感器也是屏蔽的，以最大限度降低EMI。有了裕度控制功能，系统设计师就可以准确调节电压，这样，除了在组装和测试时提高产量，还可提高FPGA和系统其余部分的性能。

图2显示了一个采用LTM4601、在4层印刷电路板上设计的4输出103W微型模块DC/DC系统。该解决方案用8V至16V的中间总线输入提供1.5V/12A、1.8V/12A、2.5V/12A和3.3V/10A四个输出。这个设计的简化方框图如图3所示。4个LTM4601单元的相位锁定至4输出、4相振荡器LTC6902，该振荡器产生以90o交错的时钟信号，以降低噪声和纹波。
 

结语

凌力尔特公司在DC/DC稳压器架构和封装领域的创新已经允许新一代负载点解决方案满足FPGA系统更严格的要求。微型模块DC/DC稳压器系列(表1)由6个具有不同功率级和功能的产品组成。这些器件的可靠性在多芯片封装领域也竖立了新的标准，并得到凌力尔特公司严格的质检和测试支持。这些微型模块DC/DC解决方案为新一代FPGA和基于FPGA的系统更精细地提高性能创造了机会。