超越传统IR压降的电源分析和设计方法

多年来，IR压降可准确反映电源状态这一普遍的说法在依靠基于设计流程的芯片设计者心中已经根深蒂固了。静态IR压降的传统可以追溯到EDA工具用静态或直流方案过分简化芯片的动态电源特性的趋势上。这种过于简化是为了便于在更高的抽象级上处理电源问题，因为EDA工具在晶体管级动态地处理全芯片设计的能力是有限的。

静态IR压降方案将晶体管或标准单元的开关电流近似成电源网格的恒流或直流电源，这种电源网格被提取并建模成纯粹的电阻网络。根据欧姆定律，静态压降可以通过对电阻矩阵求逆在一次迭代中求得。由于电阻矩阵的对称和对角结构，一个迭代的线性解已经足以改进这种方案的性能。

这种近似和假设对方案的精确性和实用性有重要影响。首先，电源网格不是纯电阻性的。静态IR压降方法基本上“开路”了所有的电容器(片上的寄生电容和专门放置的耦合电容)并“短路”了所有的电感(片上的寄生电感和封装电感)，所以它忽略了会对电路中产生主要影响的关键寄生参数。

其次，用恒流源来近似开关的动态特性完全忽略了整个SoC器件的标准单元、时钟、存储器/知识产权(IP)内核甚至I/O缓冲器之间在时间上和逻辑上相依赖的开关效应。第三点，缺乏瞬时分析导致了无法获取电源噪声的大小和持续时间，而这两个值对分析时序效应是非常关键。

在把IR压降当成是一个流程中唯一的电源解决方案的情况下，芯片设计者就无法得出动态电源的原型，也就不能开发出鲁棒性很强的耦合电容方案来令人信服地达到收敛。很显然现在需要一种新的具有物理意义的电源流程来解决静态IR压降所忽略的问题。

基于标准单元的动态物理性电源分析从数量级上看要比简单化的静态方案复杂得多。这是因为像电源网格RLC参数、动态开关电流、本征电容和电阻、专门的耦合电容、片上电感和封装模型等瞬时特性都需要被考虑进去，因为它们能显著降低电源噪声的幅度。甚至在主流频率(300到500MHz)下，封装电感对整个芯片电源和信号完整性起着决定性的作用。此外，在ASIC的最高时钟频率接近GHz范围时，片上电感也同样必须被提取并加以分析。

另外，受功率和漏电流限制的低功率设计在总体复杂性上更胜一筹。这些设计采用先进的电源管理技术，如门控电源、多域值和电压孤岛等，所有这些都必须经过精确的建模和仿真以评估出不同的时序和电源折衷方案。

新的SoC物理电源流程的关键集中在三种主要的技术：第一，设计者需要整个芯片的电源网络的瞬时模拟。这一方案对“真正”的动态精确性是非常重要而且必须的。它还需要标准单元级和宏级的精确电流概貌，尤其是在存储器和IP更多地主导SoC的情况下。主要决定电源直流值的静态IR只不过作为整体解决方案中的一个实现组件。

第二种关键技术是片外集成。封装的RLC参数或称S参数模型和系统阻抗必须和片上电源、地的寄生网络一起来考虑。潜在的数百个I/O缓存同时开关的仿真要求是令人惊讶的：1万到10多万个MOSFET晶体管和电源网格上的上百万个寄生RLC单元，与片外封装模型以及S参数数据组合在一起。

对用户同等重要的第三种关键技术是工具的性能。从最早的只有最少物理信息创建原型到最后用详细的时序信息和提取的寄生参数来进行验证等，包括分层化数据库、统计方法和数据压缩等先进的软件技术对于实现大规模SoC的高速处理是最基本的。

SoC设计者急需从IR压降的传统及过于简单化的方法转移。新的物理电源流程为及早处理包括片上和片外寄生参数的瞬时电源问题提供了全面的解决方案。它还包括在最后布局前去规划将专门的耦合电容放置在哪里的步骤，以避免出现被称为“聚热”的现象。最终结果是，它使得设计人员完全有信心在原型到出片的全过程来实现电源设计。

Andrew Chang是Apache Design Solutions公司的首席执行官。

作者：Andrew Chang