确保深亚微米信号完整性的布局和布线工具

目前，深亚微米系统级芯片(SoC)的信号完整性和设计完整性的问题很多。由信号完整性引起的逻辑和时序问题，常使芯片不能实现时序的正确收敛或测试过程中不能正常工作。假如设计工程师没有充分考虑设计的完整性问题，原来工作正常的产品在应用现场就存在发生故障的风险。

作者：Lou Scheffer

综合布局和布线组

Cadence Design Systems

串扰是最常见的信号完整性问题。当两个或两个以上的布线路径存在一定距离并呈并行分布时，彼此之间就存在把脉冲从一个节点传到另一个节点的耦合电容，串扰由此而来。如果一个“攻击”节点信号发生变化，可导致邻近的“受害”节点瞬态呈现一个异常的逻辑值，从而引起逻辑的异常改变，其结果引起逻辑运算的重复错误。

串扰对时序的影响，会使高速芯片不能以最快速度工作。因为“受害”节点的时序是通过门电路的时延、相互连接的延迟以及相邻节点的状态决定，因此由串扰产生的时序问题微妙而复杂。每个周期都存在延迟，而不仅仅是互连引起的延迟，这些延迟的变化会造成时序无法收敛。

此外，信号完整性问题的起因还有电源的压降变化。对芯片来说，由电节点把电源分配到芯片的内部电路。由于导线本身存在电阻，芯片内部电路的电压会低于供给芯片的电源电压。假如压降变化太大，内部电路将供电不足，从而造成功能故障或时序紊乱。

设计的完整性问题是发生在应用现场的可靠性问题，它与测试无关。三个常见的设计完整性问题是电子迁移、热电子衰减和导线的自热。当电源线上电流密度太高时就会发生电子迁移，久而久之，会使给定的电压无法达到其它电路，甚至造成导线的完全中断。

器件源极和漏极之间的高电场所引起的热电子或短沟道效应会导致电子在沟道中加速。其中最热、最快的电子将损坏漏极附近的氧化层和接口，并改变晶体管阈值和迁移率。由于迁移效应将随着器件工作时间的增加而不断积累，最终阈值的漂移太大时，器件就不能满足技术指标要求。

导线自热，有时称为信号线的电迁移，是热状态频繁改变而引起的导线内部机械故障。当脉冲通过导线时，导线本身的功耗将使导线温度超过氧化层温度。氧化层和导线之间的温度差异会产生机械应力，最终使导线断裂。低K值的电介质热传导性差，机械强度低，因此用其制作的导线自热问题将更为严重。

导线自热问题由来已久，但在0.25微米及其以下工艺必须采用智能化程度更高的设计工具来解决导线自热问题，否则芯片将无法工作。传统的方案是先进行布局和参数提取,然后作信号和设计的完整性分析,而将导线自热问题安排在最后解决，这些工具可以发现问题所在，但不能自动纠错或指导设计工程师解决问题。在深亚微米设计中，串扰分析和寄生参数提取不再是布局后的任务，它必须与设计协同进行，设计工具必须具有相当的灵活性，因为对于不同的具体应用，信号完整性问题的难度不同，例如芯片寿命对视频游戏机来说可能无所谓，但对心脏起搏器的佩带者来说则生死攸关。

目前，布局后才进行信号和设计完整性分析的做法已经无法满足设计要求。从复杂高深的综合到具体的布线，都要求在设计的各个阶段开展信号完整性分析。设计工程师使用不同工具时应全面考虑信号完整性、时序、功率和芯片面积等问题。当出现信号完整性问题时，这些工具必须能确定解决信号完整性问题的自动化设计方法，同时不影响其它设计参数。

采用具备信号完整性和设计完整性分析功能的增强型布局工具，可以降低串扰的严重程度。在布局初期，节点邻接情况、各层的分配和确切的布线拓朴结构都是未知数。高级布局工具可以借助驱动器的驱动能力、预计的布线和信号RC来估算出信号偏移，还能确定潜在的受害节点。然后布线工具决定是否缩短受影响的导线、采用更强大的驱动器或插入缓冲器以便将长导线分成几段。要作出这一决定，必须掌握设计的约束条件，并且要准确预知后工序的工艺技术。

布局工具必须在布局和优化协同设计过程中通过分析节点长度、估算导线RC、信号偏移和最大工作频率来探测导线的自热问题。它将电流的平均值、峰值和均方根值与各层的交流电流密度极限相比较，并分析结果以得出最佳方案。显然，增加线宽能提高电流密度，但如果电流是由导线本身的电容引起的话，增加线宽就不能解决问题。减少导线自热的方法还有：减少导线的长度、驱动较小的门以及插入缓冲器(使一个驱动器不必驱动整个有问题的节点)。此外，只有高级布线工具可以做出这些决定，因为其算法中已经包含了布局和线长评估技术。

与导线自热问题相同，热电子问题也在布线和优化协同设计的过程中通过分析来探测的。由跳变速率和输出负载可以计算每个门在每次迁移后的损坏率，然后与最大频率和芯片寿命相乘，即可确定潜在的总损坏率。布局工具将其与每个门可允许的最大损坏率相比，如果损坏率超过限值，布局工具就可决定最佳的解决办法。

与计算功率不同，热电子和导线自热的可靠性计算基础是最大开关频率。时钟树对设计完整性问题尤其敏感。时钟作为频率最高的节点，应精心设计以避免导线自热和热电子等问题。必须在开发时钟树的同时预测并防止出现设计完整性问题。如果将该问题放到设计的后期阶段解决，代价将十分巨大，因为整个芯片可能要重新布线。

功能强大的时钟树生成器可较好地解决这个问题。在生成拓朴图和放置缓冲器时，该工具将热电子和导线自热的约束条件，与偏移和插入延迟等其它条件协同处理。时钟树生成器可通过插入信号再生器、改变驱动能力并改变布局或时钟树的层次来达到这些约束条件的要求。

为了探测并解决电压下降问题，设计工程师可预测压降的峰值或根据直流分析结果预测平均值进而推断出峰值。采用平均单元电流方法比较简单，该方法是电迁移分析必需的。由于重新设计芯片以采用更低的电源电压通常行不通，解决电压下降问题的主要途径是确保电源线足够宽，但不过分宽。

在整体设计流程中应较早地进行电源分析，一般来说，在创建符号电源格(grid)时就要开始规划电源分析。进行了电源和静态轨(rail)的快速分析后，电源格从符号方式转化为设计规则的校正形式。功耗可从时序模型、激励(矢量)、电压、容性负载和寄生参数得出。轨分析基于静态寄生参数(如电源格电阻)和动态寄生参数，以及电源格电阻和电容、绑定线寄生参数和IBIS封装模型。与电压下降一样，解决电迁移的常规方案是增加线宽和加大过孔。

有些信号和设计完整性问题在布局中难以发现和解决，所以设计工程师应采用能在全局和局部布线中发现并解决问题的布线工具。这些解决方法必须包括加宽导线、增大过孔和创建屏蔽布线等手段。另外，在进行逐条布线、参数提取和分析后，布线工具必须具备工程变更记录模式。

除了屏蔽所有节点外，增加时序余量可以控制时序偏移问题，但是，任何技术都无法完全消除串扰引起的时序偏移。如果某一特定节点的时序偏移过多，可采用布线后的优化技术来减小时序偏移，比如增大节点间的间隙或采用屏蔽法。由于两种方法都要占用较多的布线资源，因而成本较高，仅适用于时钟等重要节点。

在集成的全局设计流程中，精确的RC和交叉耦合电容要在布线后提取，然后，时序分析工具产生时序窗口以识别可同时切换的节点，再结合交叉耦合的寄生和时序窗口计算受到影响的节点的增量延时偏移。分析完毕，就可以修复由新增延时偏移引起时序紊乱的节点，修复时布线工具可采用插入缓冲器、加大间距或屏蔽布线等方法。

所有布线后的校正操作要十分谨慎，否则会引发更多问题。最新的布局和布线工具支持布线后插入缓冲器及其它修复措施，对其它节点的影响可以降到最小程度。如果不具备这些功能，布线中试图解决信号完整性问题就可能会引起新的时序或信号完整性问题。