使用单电压的逻辑电平移位器来降低系统复杂度

Sanjay K Wadhwa
设计经理
飞思卡尔半导体印度公司

Kulbhushan Misri
技术杰出成员
飞思卡尔半导体印度公司

拓扑结构显示出一个创新的方案来解决IC设计上的常见问题。

(编者注：虽然模拟混合信号网站通常不能包括所有IC设计的问题，但本文讨论了一种创新的、多电压的电平移位器拓扑结构，这反映出数字电路依赖于模拟电路的基础，如上升/下降时间、电容以及电流/电压的源/宿。)

VLSI技术可以用来实现复杂的片上系统(SOC)设计，所谓片上系统为将系统中的不同部分，如模拟和数字电路，以及无源元件，集成在一片芯片上。在这样的SOC中，芯片的不同部分在不同的电压下工作，从而达到最佳的速率/功率比，并且这样的芯片上经常会出现多个电压域。芯片内的不同部分之间的通信需要不同的电压供电，因此电平移位器被用来将一种量级的电压转变到另一种量级上。电平移位器也可以用在焊垫-环以及芯片-核之间的接口上，从而将芯片输出低压信号变化为焊垫-环所需的高压信号。

图1a和1b分别显示出3.3伏和5.0伏供电的两个模块之间的接口。

图1a和1b：使用电平移位器的多模块之间的接口。

图2显示了电平移位器在不同电压下多模块之间接口中常见应用的原理图。通常一个电平移位器需要两个电压供电：输入信号的电压供电(VDDL)以及输出信号的电压供电(VDDH)。

图2：传统的电平移位器的原理图。

此外，在一个多芯片的系统中，不同的芯片需要不同的电压供电，电平移位器可以通过电压变换完成芯片间的通信。这样系统的典型例子为分为四个主要模块的手机平台：RF芯片、基带处理器、电源管理芯片(PMC)以及功率放大器(PA)。每个模块工作在不同的电压供电上，并且模块间需要进行相互通信。

图3表示为带有四个需要不同电压模块的多电压系统的应用例子，在这个例子中，各个模块之间的接口使用了图2所示的传统电平移位器。如前面提到的，VDDL和VDDH都需要电平移位器，而每个模块需要完成低电压信号到高电压信号的转换从而也需要电平移位器。

图3：使用传统电平移位器的不同模块之间的接口。

例如，一个工作在3.3伏的模块需要与其他三个分别工作在1.2伏、1.8伏以及2.5伏的模块之间进行通信，因此这个3.3伏的模块还需要3个电压供电。图3所示的例子表明，如果使用传统的电平移位器，系统的管脚将大大增加。

同样在一个多电压的SoC上，也会有成千个信号需要电平移位器进行模块间信号的变换，这将导致电源供电线路上的阻塞。在这些应用中(SoC和多芯片系统)，随着供电数目的增加，情况会变得更糟，包括复杂度的增加以及系统成本的提高。

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电平移位器中使用开漏信号

为了在电平移位器中消除低压供电(VDDL)，开环信号常常用在两个工作在不同电压下的芯片或模块之间的通信。如图4所示，开漏信号不需要上拉晶体管(PMOS)，因此NMOS晶体管的漏极是悬置或者打开的。

图4：两个模块之间接口的漏极开路信号。

这样的漏极通过板上或芯片内的上拉电阻来连接高电压供电。来自于VDDL模块的逻辑信号进入高电压供电模块前转变为VDDH。该技术通过上拉电阻避免了使用量级变换器，但当OUTL为零逻辑时会受到静态功率的消耗。

较高的上拉电阻阻值可以降低静态功率，但由此产生更高的RC时间常数会限制运算的速度(如图5)。因此，开漏会在功率和速度上作以权衡。开漏信号对于当前的芯片接口不一定适用，当前的芯片需要总线来运行上百兆赫兹的速度并保证功耗小。鉴于这些问题，一个简单电压的量级变换器是必要的，使得没有什么静态功耗并且运行速度可以达到所需要求。

图5：RC时间常数在速度上的影响。

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单电压电平移位器

图6显示了图3的多电压供电的系统实例，其中工作在不同供电电压上的模块之间通过单电压电平移位器相连。单电压电平移位器允许模块间不同增加额外的供电引脚即可进行通信。

图6：使用单电压电平移位器的四个模块的接口。

同样，在一个片上系统，由于路由阻塞的情况减少，系统复杂度和芯片面积都会减小。单电压电平移位器用在I/O中，使得信号的接口可以兼容其它I/O接口，并可以同时处理各种信号的量级，同样不需要任何额外的供电引脚。

单电压电平移位器(参考1和2)在图7中显示。该设计的主要思想为从输入逻辑信号本身恢复出低量级电压，然后在电路中使用。当输入信号为高电平时，如VDDL(假设为低量级供电电压)，MN2将打开，并将节点OUTB拉升至VSS。

图7：单电压供电电平移位器。

当转到ON MP1时，输出节点OUT将升至VDDH(假设认为高电压供电)。当OUTB为VSS时，MN1将关闭，而MP3将打开，从而将节点VC的电压变为输入信号电压VDDL。VDDH高于VDDL，因此MN3仍然关闭。因此，IN电压为VDDL，而输出将为VDDH。

在第二种情况下，当IN为逻辑低电平(VSS)时，初始的VC仍然会停留在VDDL，并打开MN3。MP3仍保持比MN3弱的电压，以防止节点VC在节点OUT之前放电。另一方面，MP3也可以在输入信号为ON时对节点VC充电直到达到IN(VDDL)的供电电压量级。因此，MN3和MP3的大小依赖于操作的频率，在设计时可以适当的进行取舍。

当节点OUT开始通过MN3放电至VSS时，MP2也同时开始对OUTB充电至VDDH。而OUTB开始充电，MN会打开并开始对节点OUT放电至VSS。因此当IN处于逻辑低电平时，OUT也将处于低电平。

两种情况下，电流只在过渡过程中进行流通，而在稳态时没有电流。MOSCAP MPC作为保持电容，可以实现两个目的：可以协助防止VC通过MP放电；当电路开始供电时，可以进行启动。当VDDH下降而IN为低电平时，节点OUT可能会因为节点VC悬空而开始趋于VDDH，因此会产生一些错误的逻辑输出。因为MPC，VC趋于VDDH并打开MN3，从而为OUT提供了一个放电路径，使得其被拉至低电平。

电容MPC的容值应足以让MP3在输入信号IN为ON的周期内对VC进行充电。在低频下，输入信号会保持一段时间低状态，从而使得VC通过泄漏路径MP3彻底放电。在这种情况下，MN3将完全关闭，从而使得输入IN与输出OUT断开。

OUT的状态不会改变，因为其已经通过MP1、MP2和MN1进行了锁存，因此OUT始终保持低电平。而PMOS晶体管MP3与VDDH连接，并在输入信号供电(VDDL)之前通过VDDH拉起的方式进行定义。否则，MP3将会与VC连接，以防止输入变高电平而VDDH还没有充分拉高时电流通过二极管进行泄漏。

单电压电平移位器的仿真结果如图8所示。该电路按三种输入逻辑量级进行仿真：1.2V,2.8V以及2.5V，VDDH=3.3V。VC的情况可以观察到：在上升沿会充电到VDDL，当输入信号稳定后则保持在一个略低的量级。保持电容(MPC)的容值为100fF。

图8：单电压电平移位器的仿真结果。

参考资料

1. 美国专利7,009,424: Single Supply Level Shifter

2. Khan Q. A., Wadhwa S. K., Misri K, "A Single Supply Level Shifter for Multi-Voltage Systems," 19th International Conference on VLSI Design, Jan. 2006, India.

作者简介

Qadeer Khan 是俄勒冈州立大学的EECS专业研究生，研究方向为模拟及混合信号的IC设计。Qadeer Khan于1999年获得新德里Jamia Millia Islamia大学的电子及通信工程学士学位。从1999年到2005年，Khan担任飞思卡尔半导体公司印度分公司的首席工程师，从事于基于基带及网络处理器的混合信号电路设计，以及用于高电压机动车驱动的全芯片集成方案。从2006年到2007年，Khan工作在Siways微电子印度公司，从事于全芯片式高电压可切换功率的转换器。Khan已经在IEEE会议上发表过多篇论文，并拥有8个美国专利。

Sanjay Wadhwa 目前担任飞思卡尔半导体印度公司的设计经理。Wadhwa毕业于印度National Institute of Technology, Kurukshetra，专业为电子与通信工程。他从事领域为模拟及混合信号设计、时钟发生电路。Wadhwa在多个VLSI会议上发表过10篇论文，并拥有6个美国专利。

Kulbhushan Misri 目前担任飞思卡尔半导体印度公司的技术杰出成员。Misri正在攻读Regional Engg College, Srinagar，研究领域为模拟及混合信号设计，尤其是低功率高速率集成电路。Misri拥有6个美国专利并发表过多个出版物。