问题：关于两片内存等长走线

先谢谢各位的回答！
首先我今天在网上看到说，在ARM9系统中根本不用考虑内存的走线等长问题，只要内存够接近CPU就可以。为什么？是什么原理？谁能帮我解释下！
另外，下面是走等长线的问题，我用的是三星的2440,两片SDRAM，一片FLASH，8层。用pads ROUTER布线。
1、所谓的等长线单是指数据地址线还是包括其他线?
2、两片内存如何放置才能让布线达到最佳效果！是否能提供实例！（先谢谢了）
3、等长是指严格等长还是有误差范围，在PADS中有误差是200MIL的默认值，是否可以使用。

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怎么没有回答啊

只要内存够接近CPU就可以，是指ARM的时序要求不是很高。
（1）等长线包括数据、地址还有时钟、控制类信号。
（2）双面正反贴比较好。
（3）默认值误差200MIL，应该够了。

但是如果一塊板上有四塊DDR內存，走等長還是有點困難
不知誰能上傳個LAY好的文件讓大伙開開眼界

我是刚学习的,不知道怎么来实现等长布线
谁能说一下呀

谢谢6楼的回答！
请问控制类信号和时钟信号也要和数据地址线一样的长度吗？
最好谁能提供一个例子，这样比较清晰。
另外在PADS中，怎么样可以让一条走线走出要求的长度？应为等长的话总要做相应的修改。

时钟信号，应该小于数据.地址线长度的,
控制类信号,不用和数据地址类信号一样长,不要差别太大就成,
在同类信号间, 误差范围最好在+/-50mil 内, 如所有数据线.
数据.地址线之间的误差最好在+/-200mil内,
长度控制只能自己来控制.,既然要求等长, 就一定是要做修改的, 这个避免不了.毕竟有时候和布局相关.

那前面所说的在ARM9系统中不需要考虑这方面的问题，是否也可以忽略你这些标准

首先，arm9才<300MHz，不需要那么严格地等长等。
线（不仅仅是数据线，还包括地址、R、W等等）等长的问题应该这样理解：由于线的分布参数，会使从CPU输出的脉冲，稍迟一点点到达RAM，如果各线的延迟时间差别太大，就会与理想的时序不一样，于是出现错误。不过，你看看时序图及其参数表就会明白，脉冲沿是有一定的允许偏差的，例如，某RAM的数据、地址到达5nS后，W信号才跳变，这就意味着只有当数据、地址比W线长很多，以至长了的线导致的时间延迟超过了5nS，这样才可能导致时序错误。由此可见，严格的线等长是不必要的。
频率越低，线等长的问题越不重要。

呵呵.接着...

简直无语了... ...
有错的地方,尽数提出, 大家学习,

哎. 我承认.我说错话了... 面壁去.