如何更好地降低未来IC的功耗

功耗过高已经成为半导体工艺进一步发展的主要障碍，并且严重妨碍了包括移动设备进一步微型化和超级计算机开发在内的所有电子领域中的技术发展。

虽然根本原因是永恒不变的物理和化学定律，但工程师们还是开发出了一系列的创新技术，用来减轻目前所遇到的问题。这些技术将有助于复兴未来的芯片产业。

这里讨论了5种可用于降低未来IC功耗的技术。这些技术已经在开发当中，可望共同解决未来十年将会面临的功耗问题。

采用协同设计

电子设计自动化工具可以通过支持设计团队从一开始就进行协同设计来优化低功耗设计。事实上，业内最低功耗的处理器和系统级芯片开发人员不仅通过优化架构和材料来实现他们的优势，而且通过协同设计封装、电源、射频电路和软件来最大限度地降低功耗，同时不降低性能或增加成本。

“实现低功耗需要采用涵盖技术、设计方法、芯片架构和软件在内的整体分析方法。”德州仪器(TI)公司设计技术与EDA部门总监David Greenhill表示。

TI使用了多种先进技术来优化每个子系统，从而为低功耗器件设立了新的标杆，例如创建自己的工艺技术来平衡关断模式的漏电流与有效电流性能，或使用电压与频率扩展技术定义各种省电工作模式。

“第一步是从性能和功耗的角度来确立产品的目标。一旦这些目标确定后，就可以开始设计可提供要求性能但不超过器件功耗预算的制程工艺。”TI公司28nm平台经理Randy Hollingsworth指出。

EDA工具一直是实现这些更低功耗目标的关键，但有时需要围绕设计环路做一些反复，因为用传统EDA工具做功耗估计只有在接近设计周期结束时才比较精确。对于未来IC来说，功耗估计需要尽可能在设计周期早期就达到精确。

一些专用工具的提供商已经捡起接力棒。比如Atrenta公司(加州)就推出了一款名为Spyglass Power的工具，它能使用标准的寄存器传输级(RTL)描述来执行功耗估计、功耗降低和验证。这些RTL描述在设计周期的早期就能从每种主要EDA工具获得。

“现在，工程师希望在设计周期的早期就能估计功耗。”Atrenta公司高级工程总监Peter Suaris表示，“你不能等到设计临近结束时才去估计功耗。你需要在RTL级对功耗进行协同设计，并对设计作修改，以便能从一开始就实现节能效果。”

Atrenta公司宣称，其专用节能工具能以小于20%的精度估计最终功耗预算，而功耗降低工具能让最终设计的功耗减少达50%。

图1：Atrenta工具可以在设计周期的早期估计功耗，因而可以在设计周期开始之前查明潜在的发热点。

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降低工作电压

缩小芯片尺寸通常可以降低工作电压，从而实现节能。例如，三星(Samsung)公司最新的20nm“绿色存储器”芯片工作电压从1.5V降低至1.35V,就节省了67%的功耗。

处理器和逻辑电路的工作电压甚至还能低于存储器，但工作电压降低至1V以下时，就不可避免地需要改善半导体制程工艺。IBM、英特尔(Intel)、三星、TI、台积电(TSMC)和其他每家半导体制造商一直在改进工艺，以便器件能工作在更低电压，但是，从前几代工艺开始，这一进程的速度就有所减缓。

关键是晶体管导通的阈值电压在使用不同晶圆时是不一致的，因为在更大尺寸时工艺的变化可以忽略。而由于在给定电压下关断状态的漏电流在不同阈值时变化很大，因此理想芯片实际上要使用根据自身特性定制的供电电压。

英特尔公司声称具有更好的解决方案——这是该公司用了几乎十年时间进行完善的一种方案。Intel采用了所谓三栅极(tri-gate)的3D FinFET晶体管架构，这种架构以三维方式在晶体管沟道周围环绕了三个金属栅极，使晶体管处于这些栅极的电场之下。这种技术可以抵消阻止工作电压低于1V的工艺变化。

“我们已经成功演示我们的三栅极结构可以将工作电压减小到0.7V范围，而且我们还能做得更低。”Intel公司高级工程师Mark Bohr指出，“这些是具有更陡次阈值斜率的完全耗尽型晶体管，能以更小的漏电流更快的关断，并以更低的阈值电压导通。”

财大气粗的半导体制造商专注于模仿Intel公司的3D架构，但一些新创企业则致力于研究新型平面工艺，旨在帮助那些缺乏时间和资金完善3D架构的半导体制造商重启电压调整进程。例如SuVolta公司就已经发明出一种用于标准CMOS产品线的超低电压平面工艺。

与使用3D栅极耗尽晶体管不同，SuVolta使用一个未掺杂沟道(带掺杂的阈值和保护带)来回避掺杂中的变化。深度耗尽型沟道工艺可以在标准的平面CMOS产品线上实现。

“通过使用平面深度耗尽型沟道工艺，我们已成功演示供电电压可降低到0.6V，未来还能够降得更低。”SuVolta公司首席技术官(CTO) Scott Thompson透露。

SuVolta的首家许可获得者是富士通半导体(东京)公司，该公司将在今年晚些时候开始量产。有关重要授权交易的进一步声明有望在2012年晚些时候发布。

图2: 通过采用未掺杂晶体管沟道(中心，白色，在轻掺杂阈值区之上，浅绿色，和重掺杂筛选区，深绿色)，SuVolta公司的平面CMOS工艺有望将半导体电压调整在数年停滞后带回正常的轨道。

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缩放性能

一般来说，供电电压和时钟速度越低，功耗就越低。然而性能也会受到影响。因此，最新的微控制器和SoC开始采用智能电源管理单元，以便能自动调整工作电压和时钟速度来匹配工作负载。

“电源管理的基本思路是独立地调整芯片不同部分的供电电压和时钟速度，以便在任何给定时间点都能匹配它们的工作负载，同时关闭不使用的电路。”Silicon Laboratories公司首席技术官Tyson Tuttle表示。

电源管理单元通常以状态机模块的方式来实现，能够有选择性地降低非关键功能的电压和时钟速度。但随着更多的晶体管被填进采用先进半导体节点的芯片，芯片的大部分在需要使用前一直处于断电状态的“黑硅”(dark silicon)概念也许就是未来半导体的先兆。

“在未来更先进的工艺节点，比如22nm，SoC将集成更多的能够同时导通的晶体管。”Rambus公司首席技术官(CTO)Ely Tsern表示，“黑硅概念就是在芯片上创建许多特殊用途的功能，但在任一时刻都只运行需要的功能，而其它功能则保持黑暗的断电状态，什么事也不做。”

Intel在芯片电源管理方面处于领先地位，能够实时详细地监视内核的温度，允许通过提升时钟(涡轮模式)来提高性能或降低速度来节省功耗。

但并不是所有电源管理功能都能经济地移植到芯片上。事实上，最智能的电源管理方案是在片上和外部电源管理单元之间分割任务。“从功率密度考虑，你能装到芯片上的东西是有限的，因此，经常会有外部电源管理的需求。”Enpirion公司CTO和合伙创始人Ashraf Lotfi表示。

Enpirion公司专业生产独立的电源管理单元，这些电源管理单元能从处理器接收命令，例如当处理器进入睡眠模式时降低处理器的电压，当处理器被唤醒时再立即恢复其电压。

图3: Intel的涡轮模式能够在重工作负载时提升内核时钟来激发速度，然后时刻监视内核的温度，当它们开始过热时再逐渐降低时钟速度。

采用3D/光学互连

通过缩短互连线的长度并降低其电阻可以支持更小的驱动晶体管，从而降低IC的功耗。缩短互连线长度的传统方法是增加金属层，因此目前有些芯片的金属层多达10层。

然而，互连层设计的最新创新成果是3D硅通孔(TSV)，允许将存储器芯片堆叠在处理器之上。这种技术将互连长度减少到芯片间的距离，因此不需要大功耗的驱动晶体管和长的PCB互连线。然而，TSV的经济性比较差，所以大多数芯片制造商推迟了TSV的实现时间。

“虽然TSV确实可以通过缩短走线长度来降低功耗，但这是一种成本非常高的解决方案。”TI公司的Greenhill表示，“为了更具经济性，TSV需要能够‘弥补其它不足’，如接口性能，来证明其成本的合理性。”

赛灵思(Xilinx)公司是一家非常熟悉TSV成本/性能平衡的公司，该公司正在交付第一款使用TSV的商用芯片。与在PCB板上焊接独立器件相比，赛灵思公司采用的这种高性价比技术不仅能降低芯片功耗，而且能提升性能。该技术还帮助赛灵思公司的客户降低BOM成本，赛灵思公司高级总监Ephrem Wu表示。

赛灵思公司通过使用硅中介层(silicon interposer)回避了在PCB板上焊接各个FPGA的问题。这种硅中介层可以在单个封装内互连4个高密度的FPGA。

上述技术不仅能提升性能，还能将功耗降低到19W，而传统的PCB解决方案功耗高达112W。另外一种前沿技术是使用光学收发器。例如，IBM公司的Power7超级计算机使用从传统光学元件生成的板载光子互连。未来IC很可能使用Kotura公司和其它公司提供的专门光学解决方案，将光子功能转移到微型光学芯片上，这类芯片可以绑定到处理器和存储器芯片。

“我们的低功耗硅锗器件将透镜、滤波器、调制器和你所需的所有其它光学元件集成到了单颗芯片上。”Kotura公司营销副总裁Arlon Martin指出。

Kotura公司的硅光子工艺可将来自香烟盒大小的、价值1万美元传统单元的光学收发器集成进最新款iPhone大小的500美元封装中，能让使用功耗低4至20倍。Kotura公司还展示该公司的SiGe收发器可以通过堆叠式CMOS裸片间的空气发送光信号，最终在堆叠式芯片之间形成一个高速、低功耗的光学数据通道，可用于替代PCB走线。

图4: 赛灵思公司能够使用TSMC公司的硅中介层在封装内互连4个FPGA，从而将功耗从112W降低到19W。

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试用新材料

采用更高迁移率的材料也能降低功耗。标准CMOS产品线已经增加了磁性材料，像碳纳米管和石墨烯等“神奇”材料也开始浮出水面。

为了使用铁电RAM(FRAM)制造嵌入式微控制器，TI在CMOS产品线中增加了磁性材料。从Ramtron International公司获得授权许可的FRAM要比闪存更方便，因为它们既具有非易失性，还支持随机访问。

“与闪存相比，我们非易失性的FRAM在读写能耗方面更加高效。”TI公司无线业务部CTO Baher Haroun指出。

Enpirion公司也在其CMOS产品线中引入了磁性材料，并且计划于2012年开始制造集成电感和变压器的电源管理芯片。目前，电感和变压器还无法经济地集成到必须高频工作的芯片上，但Enpirion公司的专有磁性材料旨在解决这方面的问题。

“我们通过将不同合金组合在一起，可使我们的磁性材料工作在很高的频率环境下，仍能保持很高的能效。”据Enpirion公司的Lotfi透露。

与此同时，Semiconductor Research公司最近资助了IBM和哥伦比亚大学合作的一个研究项目：将电感集成到处理器上。该公司声称能通过片上稳压功能在纳秒级调节供电电压，实现工作负载匹配，从而使能耗降幅高达20%。

在不远的将来，CMOS产品线还可能增加其它近期材料包括砷化铟镓(InGaAs)。Intel公司计划使用InGaAs增强未来三栅极晶体管上的沟道，据称这个措施可以使工作电压最多降低0.5V。

然而，从长期来看，碳纳米管和平面版的石墨烯很可能成为未来超低功耗器件的首选材料。

在乔治亚理工学院(Georgia Tech)的实验室中，已经证明石墨烯的互连性能超过铜。IBM公司已经成功演示使用碳纳米管或石墨烯制造低功耗、超高速的晶体管。TI最近也成功的在晶圆级制造石墨烯。

Intel公司对使用碳材料实现更高电迁移性进行了研究，但结论是这些材料的商用时机还未到。

“使用纳米碳或石墨烯的碳互连具有非常吸引人的特性。”Intel公司的Bohr指出，“尽管大体积材料具有更低的电阻，但连接路径的电阻不低。不过这是一种非常有前景的材料，因此，我希望在今后几年能见到更多这方面的研究。”

图5：Enpirion公司的片上电感是采用专用制造工艺和独立的磁性合金方式在硅晶圆上制造的。

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Side bar: 更智能的电源管理方案

作为一家自己也生产外部电源管理IC的处理器制造商，飞思卡尔(Freescale)半导体公司非常擅长对内部和外部单元之间的电源管理任务分割进行优化。

“在精细调整特定应用处理器的电源管理功能方面有许多技巧。”i.MX处理器部门的营销经理Rajeev Kumar表示，“为了降低外部电源管理IC的复杂性和成本，我们在最新处理器中集成了动态电压与频率调整功能，它们能使功耗在任何时刻都匹配应用任务。”

举例来说，飞思卡尔的i.MX-6不仅能通过片上电压转换功能降低所需的外部供电电压值，还能通过在0.9V和1.2V之间调整供电电压来动态匹配多达4个ARM9内核的频率，甚至关闭全部未用的内核。片上电源管理功能还能在程序控制下按需开启和关闭外围电路和硬件加速器，无需再使用外部元件来处理。

“通过增加更多的片上电源管理功能，我们能够将对外部控制器的需求减少到单颗电源管理IC。”飞思卡尔公司电源管理IC经理Michael Jennings表示，“即使不同应用有着不同的功耗要求，我们的i.MX-6参考设计也能向工程师展示如何将材料清单(BOM)明显地精简到单颗可配置和可编程的电源管理IC。”

“通过将电源输出调整为单路大电流电压用于单个内核，或将电源输出调整为多达4个较低电流的电源用于双内核和四内核处理器，可以将独立的可编程电压提供给每个内核，而开关阵列和内置稳压器则提供外设所需的所有不同电压和电流。”

针对飞思卡尔最近发布的带24个虚拟内核的QorIQ双线程e6500电源架构先进多处理(AMP)处理器来说，飞思卡尔采用了级联的电源管理技术，通过永远不让所有内核都全速运行而使性能增强了四倍，而且非常稳定。该处理器的自动涡轮模式有选择地运行以更高频率执行最关键任务的内核；级联电源管理技术通过合理控制执行重要性较低任务的内核确保不超出功耗预算。

“级联电源管理是一种受策略驱动的工作负载平衡技术，”QorIQ AMP处理器部营销领导John Dixon表示，“设计师可以根据具体的最终设备需求选择能够正确减小能耗增幅的策略。”

为了支持形成正确的电源管理策略，飞思卡尔公司发明了“昏睡”(drowsy)模式。在这种模式下，可以关闭内核实现节能，同时保持它们的寄存器和局部内存值不变，以便在需要时被快速唤醒。

“在工作负载较轻时，将任务均等地分配给所有内核是一种很低效的做法，”飞思卡尔公司高级SoC架构师Ben Echermann表示，“相反，我们使用自动的自我平衡型动态分配方法将工作分配给较少几个内核，而让其它内核进入昏睡模式，这种方法不会因复杂的分配和监视任务而给编程人员带来负担。”