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关于在PADS Logic中使用层次化设计的问题
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领导要求我们使用这种方式，其目的有两个，第一为最顶层设计图能够非常清晰，可读性强；第二为可以通过自顶向下的方法对原理图的网络连接做出约束。
经过试验，目前碰到如下几个方面的问题，不知道有哪位高手能够解决：
1.在将SHEET生成为SYMBOL时，只能将OFFPAGE生成为SYMBOL中的管脚，而无法将总线以及NET生成为SYMBOL中的管脚，这样就无法把数据总线、地址总线等用简明的方法在SYMBOL中表达出来。但对于大型器件（例如有几百个甚至上千个管脚的FPGA、DSP等）来说，这样非常不便。
2.也可以考虑将器件拆成若干个BANK，并在一个SHEET中将其与需要对联的器件连接好，但这样在高层的图中就没法看到器件之间的连接了。
目前我们也想不出更好的办法了，请高手指点，谢谢。
经过试验，目前碰到如下几个方面的问题，不知道有哪位高手能够解决：
1.在将SHEET生成为SYMBOL时，只能将OFFPAGE生成为SYMBOL中的管脚，而无法将总线以及NET生成为SYMBOL中的管脚，这样就无法把数据总线、地址总线等用简明的方法在SYMBOL中表达出来。但对于大型器件（例如有几百个甚至上千个管脚的FPGA、DSP等）来说，这样非常不便。
2.也可以考虑将器件拆成若干个BANK，并在一个SHEET中将其与需要对联的器件连接好，但这样在高层的图中就没法看到器件之间的连接了。
目前我们也想不出更好的办法了，请高手指点，谢谢。
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