用LatticeXP FPGA 桥接吉比特媒体独立接口

吉比特媒体独立接口是一种以太网接口，简称GMII（Gigabit Media Independent Interface）。简化的吉比特媒体独立接口称为RGMII（Reduced Gigabit Media Independent Interface）。采用RGMII的目的是降低电路成本，使实现这种接口的器件的引脚数从22个减少到12个。本文主要介绍用莱迪思半导体公司的LatticeXP FPGA实现RGMII至GMII的双向桥接功能，能在RGMII和GMII之间双向传送数据。

　　LatticeXP将低成本的FPGA结构和非易失、可无限重构的ispXP（eXpanded Programmability：拓展了的可编程性）技术结合起来，能实现瞬时上电和单芯片应用，还具备出色的安全性。LatticeXP提供了一种用于替代基于SRAM的FPGA和与之相关的引导存储器的低成本选择方案。由于新的LatticeXP器件采用了130纳米闪存硅处理工艺、优化的器件结构和专有的电路设计，其芯片尺寸比莱迪思过去的非易失FPGA降低了80%以上。

　　LatticeXP器件采用ispXP技术，该技术将SRAM和非易失的闪存结合起来，使FPGA同时具备了非易失性和无限可重构性。非易失的可无限重构FPGA，连同其瞬时上电的操作性能和安全的单芯片解决方案，有了这样一种FPGA，用户就可以同时获得SRAM的无限可重构性和非易失性的众多优点。

　　LatticeXP FPGA器件结构的主要特点如下：

　　● 以易于综合的工业标准四输入查找表（LUT）逻辑块为基础结构。

　　● 只有25%的逻辑块包含分布式内存，这一优化既满足了大多数用户对少量分布式内存的需求，又降低了成本。

　　● 由于器件拥有sysCLOCK锁相环（PLL）和内嵌模块RAM（EBR），用户可将这些功能集成在FPGA中，无需采用离散元器件，进一步降低了成本。

　　● 先进的sysI/O缓冲器支持LVCMOS、LVDS、LVTTL、PCI以及SSTL和HSTL等标准，便于轻松高效地连接业界最流行的总线标准。莱迪思精心选择了这些标准，以最大程度地拓展应用范围并减小芯片面积。

　　● LatticeXP器件中有专门用来简化DDR存储器接口的电路，为这类FPGA提供高性能、一体化、信号完整性和易于设计的特性。

　　LatticeXP器件结构如图1所示，器件的中间是逻辑块阵列，器件的四周是可编程I/O单元（Program I/O Cell，简称PIC）。在逻辑块的行之间分布着嵌入式RAM块（sysMEM Embedded Block RAM，简称EBR）。

　　PFU阵列的左边和右边，有非易失存储器块。在配置模式，通过IEEE 1149.1口或sysCONFIG外部口对非易失存储器块编程。上电时，配置数据从非易失存储器块传送至配置SRAM。采样这种技术，就不再需要昂贵的外部配置存储器，设计没有未经许可的读回风险。数据从配置数据经宽总线从非易失存储器块传送至配置SRAM，这个过程只有数毫秒时间，提供了能容易地与许多应用接口的瞬时上电能力。

　　器件中有两种逻辑块：可编程功能单元（Programmable Function Unit，简称PFU）；无RAM的可编程功能单元（Programmable Function Unit without RAM，简称PFF）。PFU包含用于逻辑、算法、RAM/ROM和寄存器的积木块。PFF包含用于逻辑、算法、ROM的积木块。优化的PFU和PFF能够灵活、有效地实现复杂设计。器件中每行为一种类型的积木块，每三行PFF间隔就有一行PFU。

　　每个PIC块含有两个具有sysIO接口的PIO对。器件左边和右边的PIO对可配置成LVDS发送、接收对，sysMEM EBR是大的专用快速存储器块，可用于配置成RAM或ROM。PFU、PFF、PIC和EBR块以行和列的形式分布呈二维网格状，如图1所示。这些块与水平的和垂直的布线资源相连。软件的布局、布线功能会自动地分配这些布线资源。系统时钟锁相环（PLL）在含有系统存储器块行的末端，这些PLL具有倍频、分频和相移功能，用于管理时钟的相位关系。每个LatticeXP器件提供多达4个PLL。该系列中每个器件都带有内部逻辑分析仪（ispTRACY）的JTAG口。系统配置端口允许串行或者并行器件配置。LatticeXP器件能工作于3.3V、2.5V、1.8V和1.2V的电压，易于集成至整个系统。

桥接吉比特媒体独立接口

　　这个设计的主要功能为：

　　● GMII至RGMII的数据桥接

　　● RGMII至GMII的数据桥接

　　● LatticeXP工作频率>125MHz

　　● 采用LatticeXP中的HSTL I/O

　　RGMII至GMII的桥接以双倍数据率（DDR）传送数据。双倍数据率允许在时钟的上升沿和下降沿传送数据，因此使数据吞吐量增加了一倍。LatticeXP FPGA的每个PIO都有I/O移位寄存器，对它们编程使得在时钟的两个边沿传送数据。使实现这种接口的器件的引脚数从22个减少到12个。电路的框图如图2所示。RGMII器件和GMII器件在LatticeXP器件的两边。

　　图中tx_clk为发送时钟。txd[7:0]从GMII器件传送数据。td[3:0]传送数据至RGMII器件，传送3:0在发送时钟txclk的上升沿。传送7:4在发送时钟txclk的下降沿。tx_ctl是控制信号，用于传送其它的Tx信号到RGMII。tx_en传送使能信号，高电平有效。tx_er传送数据出错信号，。rx_clk为接收时钟。rd[3:0]为来自RGMII器件的接收数据输入端，位3:0在接收时钟rx_clk的上升沿，位7:4在接收时钟rx_clk的下降沿。rxd[7:0]接收数据输出至GMII器件。rx_dv是接收数据使能信号，高电平有效。rx_er接收数据出错信号，高电平有效。传送数据和接收数据的时序波形分别如图3和图4所示。

 

　　数据和控制信息的复用是利用了时钟信号的两个边沿，在时钟信号的上升沿发送低4位，在时钟信号的下降沿发送高4位。正是采用LatticeXP FPGA的特性，能够以 双倍数据率传送数据，实现RGMII与GMII的桥接功能。