交流学习：CPU-DDR2RAM-800MHz 模组

如题...
阻抗控制：60ohm
信号线绝对长度:<1200mil
总线组等长：<100mil
差分组等长：<10mil
不同组失配：<100mil
叠层结构：
-----top(红色、阳片)
-----gnd(未贴图、阴片)
-----in1(青色、阳片)
-----in2(紫色、阳片)
-----pwd(未贴图、阴片)
-----bottom(蓝色、阳片)
全图：all

top:

in1:

in2:

bottom:

呀！ 呀呀！ 真有立体感
初一看还以为是立体画呢

学习噶
有几个问号，烦请解答
1，top为什么不走信号线
2，每层走的基本都是同组线么？
3，为什么没有端接？
4，四周的定位孔是固定CPU+DDR2的么？

俺把俺DDR2也重新整理
完了发上来噶

仿真了一下
波形很理想！
四周的定位孔应该是用来散热的吧，装风扇散热片类的。cpu外频都400mhz了，主频肯定更加高！
从仿真上看，300m以上的频率，不单单是等长的问题了，延时也比较明显。
没画过高速板，无聊的时候自己试着学习了下。
试问下高手，
您板子上的阻抗控制是通过什么来实现的，没见有匹配电阻！

看的就是电地层，竟然不贴，正片贴上来看看，
电阻、阻排少了很多呦。

re: 3/5/6 楼
3楼：
A1：在top和bottom走ddr2高速信号线被外界干扰的几率大
A2：IN1/IN2阻抗相同的情况下，可不考虑这个问题（差分线例外），注意via就可以
A3：不明白你的意思...如果你指T型点，那么基本都在CPU的PIN上
A4：给CPU的风机预留的，不过实际的产品没用到...
5楼:
A：allegro提供了阻抗的分析测试工具
6楼：
A：这是模组，被其他PCB设计引用（allegro功能）。所以，在模组里画gnd和pwd没有意义...尤其是pwd（有分割）。
但gnd是完整的位面，可以临时给你做个图:gnd

RE:wolver
学习了！
3，为什么没有端接？
和5L一个意思。
800Mcpu外频都400mhz按400M算的话超过900就有传输线效应了
理论和实际还是有差别噶。呵呵

dsp-ddr2
dsp-ddr2,表层,底层还有好多电阻的,

高手，这才是真正的pcb高手。

受教

allegro暂时还不会用。
我是用HyperLynx来仿真的，
听说allegro比pads功能要强大，
不知道是否如此。

神啊
拜见大师...

通信板上这个很常见
主要考虑：延时、EMI、信号完整性的问题

wo我最近也刚画了个DDR2的
我最近也刚画了个DDR2的（不过频率不是很高就133M)，画的时候没有达到同组数据在同层，只做到等长了，看了下延时有的相差200ps，不知道能用吗？

请问9楼那是个什么板子

不懂就问
请教楼主，为什么拉线要走蛇形？

re:17楼
增加长度，匹配总线组等长、延时匹配

re
wolver大哥，建议你介绍如何算出下面的参数，这里知道的人不多。
“阻抗控制：60ohm
信号线绝对长度:<1200mil
总线组等长：<100mil
差分组等长：<10mil
不同组失配：<100mil”

什么板子不清楚，
我们不太清楚是干吗的，我们只管画，好象是通信上的什么板子，DSP有3块的，还有FPGA，CPLD，还有一块芯片连了十几组差动，CPU连了10片DDR2，