- 易迪拓培训,专注于微波、射频、天线设计工程师的培养
LVPECL 时钟走线疑问
录入：edatop.com 点击：
哪位高手解答一下我的lvpecl 布线问题
源－－－－－－－－－－－－－－－－－－－－－－|－－－－－－－－－－－－－－－－－匹配电阻
源－－－－－－－－－－－－－－－－－－－－－－－|－－－－－－－－－－－－－－－－匹配电阻
我的时钟频率为133M源到芯片距离为110mm， 芯片到匹配电阻30mm 芯片处分叉比较小，这也是受布局限制才导致匹配电阻不能靠近， 请问这样有问题吗？
我还有一个问题就是关于带状线的问题
－－－GND 6.7mil
－－－signal
－－－vcc 5mil
－－－bottom
请问这样的叠层中，信号线能走1G 的高速线吗？
多谢 希望能给出理由
源－－－－－－－－－－－－－－－－－－－－－－|－－－－－－－－－－－－－－－－－匹配电阻
源－－－－－－－－－－－－－－－－－－－－－－－|－－－－－－－－－－－－－－－－匹配电阻
我的时钟频率为133M源到芯片距离为110mm， 芯片到匹配电阻30mm 芯片处分叉比较小，这也是受布局限制才导致匹配电阻不能靠近， 请问这样有问题吗？
我还有一个问题就是关于带状线的问题
－－－GND 6.7mil
－－－signal
－－－vcc 5mil
－－－bottom
请问这样的叠层中，信号线能走1G 的高速线吗？
多谢 希望能给出理由
没人解答，只好自己顶了。
期待高手回复
信号和电源之间应该有地隔离会比较好
我想学习
我想学习
dispbbs.asp?boardid=58&id=1453241#137593
－－－GND 6.7mil
－－－signal
－－－vcc 5mil
－－－bottom
此种层叠设置signal参考主要是VCC平面，这样就可能有下面情况：
1.vcc平面有分割带，信号跨越分割带，这样对信号质量会造成影响。
2.VCC平面是低电压高电流平面，如果Pi控制不好，纹波较大，也会给信号质量带来隐患。
没有此类情况，个人觉得可以走高速信号。
射频工程师养成培训教程套装，助您快速成为一名优秀射频工程师...
射频和天线工程师培训课程详情>>
