内存PCB Layout设计知识

DDR内存怎么控制时序？
看DDR Spec了解其时序要求
转换为layout走线要求，包括
1，Address总长要求，其与clock的比较within a num
2，CTL/CMD总长要求，其与clock的比较
3，DDR Clock总长要求以及其differential skew
4，Data总长要求，group(data , DQM,DQS)的skew，DQS (0:7)or DQS(0:15)与clock的比较
具体还包括series resistor¶llel resistor value要求以及placement等等，具体可以去看各ddr的spec，以及Design guide
1.
Address Bus 请先拉至中间再往上面，分配至BGA IC。
2.
CLK#0 , CLK0 ;
CLK#1 , CLK1 ;
CLK#2 , CLK2
为三对PAIR，除了本身等长外，与其它的线需有25Mil 的安距
做内存的话，到JEDEC网站上下载DDR　SDRAM　DIMM设计规范。
做主板的话，到INTEL网站上下载支持DDR　SDRAM芯片组的设计指导
我有几个问题：
1。地址线是否应该采用星形布线，那么Vtt的终端电阻应该如何放置，可不可以放在星形的连接点处？
2。我希望尽量减少板面积，所以打算正反贴，我看内存条也是这样放的，可以吗？
3。如果我只是在主板上贴有四片DDRmemory，要求clock能达到150Mhz，请问在布线方面有什么具体的要求呢?
恳请各位DX指导，谢谢
地址线是否应该采用星形布线，那么Vtt的终端电阻应该如何放置，可不可以放在星形的连接点处？
根据你的拓扑仿真结果确定VTT电阻放在哪里,甚至可以不要.
2。我希望尽量减少板面积，所以打算正反贴，我看内存条也是这样放的，可以吗？
一般用内存颗粒的时候都是用正反贴的方式
3。如果我只是在主板上贴有四片DDRmemory，要求clock能达到150Mhz，请问在布线方面有什么具体的要求呢?
如果你的CPU支持150MHZ的话,那只要你布线满足时序要求,注意串绕的影响基本就没有问题的.同时最好对信号质量做仿真比较有保证
主板上有两个内存插条，插一个没问题，插两个64M的也没问题，插两个128M的工作就不稳定，为什么呀？其中，数据线、地址线、控制线等长，时钟线等长并且加宽了
求各位大侠帮帮手，指教一二
斑竹说的对，我们这块主板只是不能兼容一个牌子128M的内存，其它的还都行，而且在示波器上观察到这个牌子的内存波形也比其他牌子的要差一些，说明我们的产品兼容性还是差一些。
另外：我们现在有现成的产品，可以不用仿真确定是驱动能力的问题还是时序的问题吗？因为我们的IBIS模型不全，而且找不到内存的EBD文件。我们在板上给到内存的时钟线飞线，延长2个inch后可以解决问题，但是却找不到理论依据，芯片的guideline上要求时钟线长是1——4inch，我们在飞线前已经做到2。8inch左右了，却还是不稳定，郁闷！
多谢楼上的各位，我们用的是VIA的CHIPSET，已经遵守6楼所讲的规则，我们会试试调节电阻和电容值，谢啦，各位
负载电流加大了一倍，我觉得这与功耗有关系
另外：你匹配的电阻是多大的？阻抗要求多大啊？
不同的内存条，特性不一样，设计余粮也不一样。
你需要在满负载下做一下仿真，确定是驱动能力的问题，还是时序的问题
首先确定是否是64M的是单面内存，128M的是双面内存？
这应该是时序的问题，主要是地址、控制信号的重负载造成建立时间裕量不足。
延长时钟线的可以做一定的补偿，但是时钟线也不能过长，可能会对数据信号的读写，尤其是 读 造成一定的时序问题。
不同的内存的PCB板设计，芯片选择有差异，可能导致情况好坏不一。
请问一下，你们的板子是用了什么chipsets？如果你via或者sis的chipsets话，会有个clock buffer for DIMM clock，clock buffer 会有两个信号，buffer clock in /buffer clock out,这个buffer clock out(为北桥的clock in )必须为 DIMM clock+2''(DCLKI = DCLKx + 2 "),buffer clock in 应该尽量短。
如果已经遵守这个规则的话，也有可能出现你这样的问题。你可以调节buffer clock out的串行电阻和decoupling 电容，应该可以解决这个问题。
这个问题的root cause主要是 the clock of clock buffer feedback to northbridge 必须和北桥的host clock 同步。
要不然会出现memory不稳定，甚至是detect不到memory，小弟就遇到过detect不到memory。而且跑100Mhz,133Mhz,200Mhz的情况都不一样！
在仿真内存的Address信号时，通常驱动端是一个Register的Output，而在Cadence中给这个output的激励信号常用Pulse（我是这样用的）。我的问题是：1. 这里采用的Pulse是理想的方波，还是有一定斜率（Slew Rate）的梯形波？
2. 如果是理想方波，那激励信号可以设置成梯形波吗？怎么设置？
3. 不同的激励信号对Register的Output的过冲大小、SDRAM接收端是否有震荡是否有影响？
我仿真SDRAM过Address信号，好象加匹配电阻10欧姆就行了
stimuli只是给BUFFER一个激励信号，你需要的是正确设置一些参数，比如SWITCH FREQEUNCY等.
随着速度的增加，stimuli的pattern对信号的影响会越大