DDR布线的相关规则问题

大家好，请教一个问题：
关于DDR布线的相关规则，大家能了解多少？可否有比较实用的经验，小弟最近在做这一块，不是很懂，寻求大家的帮助。
关于数据线和地址线的等长问题，我的想法是将线路分成三组：
（1） DDR_A/C(包含Address、Control 信号)
（2） DDR_CLK(包含所有的CLK+/-信号)
（3） DDR_DQ/DQS(包含Data、Ecc、Dqs、DM 信号);
每组分别等长，这样是否正确？

DDR我记得的大概是这样子，Base on INTEL Sonoma Platform designguide
1.CLK等长长度为X，最长的和最短的相差不超过25mils
2.DQS长度为Y，和CLK比对，Y要在[X-1500,X+1500mils]这个区间
3.DM、DATA长度为Z，和各组的DQS比对，Z要在[Y-25,Y+25mils]区间里面
4.A/C信号（control & command信号）长度为K，和CLK比对，K要在[X-1500,X+2000mils]范围内
5.阻抗控制：DQ DQS DM CONTROL COMMAND CLK阻抗为55ohm +-15%

驱动芯片不一样，规则约束也不一样的，不赞成统一。建议自己去仿真！如果能和芯片的厂家要到芯片的内部走线长度的报告是最好了。

我是从Sonoma平台设计参考中提取出来的，不管什么平台，方法应该是一样的，平台不同约束规则会有所差别。自己仿真的话那事情就多了，而且模型也是要找芯片厂家要的，这样的话直接让厂家给你绕线表完事

谢谢楼上各位的指导，受益匪浅啊！
按照版主的说法，我还是可以实现的！
还有其他的介绍吗？
或者相关的资料？
推荐一下啊，不胜感激！