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PCB设计中关于反射的那些事儿(4)——反射的疑云与解答
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作者: 陈德恒
反射疑云
在前文中有不少公式与计算，但其实个人觉得应用工程师要做的是知道趋势，知道影响范围，并不需要精确计算，那是软件干的事情。（关注技术自媒体微信公众号：一博_看得懂的高速设计）
最近听到一个理论，说大数据时代，人们只需要知其然，不需要知其所以然。想象一下，当我们要做一个项目时，我们可以轻而易举的知道一些其他类似项目哪些结构成功了哪些结构失败了，我们还需要理论分析干嘛呢？
这句话到底有没有道理大家仁者见仁智者见智，下面我们继续来解决我们的反射问题：Breakout区域有一次阻抗不连续，但走出该区域之后，走线从细变宽，会增加一次反射，那是不是全程按照breakout区域走线会比较好？
首先将问题进行简化，由于本身反射系数不大，第四次反射很小，假设传到RX的信号是最初的信号加上第二次反射的信号。
一段长为X的阻抗不连续，对哪个频率的影响最大呢？当相位差为（2n+1）π/2时，也就是相差二分之一波长的时候（反射一来一回，对应的X为四分之一波长）。
也就是说，当X为100mil时，第一次最大衰减的频点为15GHz，我们从S参数中可以很明显的看出：
当X为300mil时，第一次谐振频率为5GHz：
假设总线长为2000mil，而全部按照breakout区域走线的阻抗去走的话，第一次谐振频率则变成了750MHz，谐振周期为1.5GHz：
回头呼应反射系列文章的第一节，从那几张图中可以知道：
半波长时信号完全损耗了，四分之一波长时信号损耗30%。
全反射（反射系数为1）时，在谐振频率（半波长）时损耗为100%，谐振频率的损耗跟反射强度有关。
看到这里估计各位看官也明白了，阻抗不连续越长，影响的频率越低。的的确确是因为阻抗不连续较短，反射淹没在上升沿当中了。
根据这套理论，我们很容易去判断设计中的一些细节对整个系统的影响到底有多大，举个例子：
信号速率越来越高是一种趋势，于是各种优化方案也被人们提了出来，这两个可能是近年来开始被大家熟悉的优化方案，加粗反焊盘上的走线或者填补走线附近的参考层，以防止反焊盘上扇出的走线阻抗偏高。可是这到底有多大的影响或者优化呢？
排除一些特殊情况（连接器，板厚较厚需要使用较大过孔等等），这一段在antipad上的走线长度大约为20mil（亲，不要把过孔pad算上哦）。
20mil的第一次谐振频率大约是多少呢？75GHz（四分之一波长）。如果我们按照二十分之一波长（影响不到1%）来算的话，对应的频率也是15GHz。您的信号需要做这样的优化吗？
看完这些之后，相信能帮助大家在工（he）程（ge）师（wan）精（sui）神和工（qiang）匠（po）精(zheng)神中间找到一个平衡点了。（关注技术自媒体微信公众号：一博_看得懂的高速设计）
这一节高速先生有给大家准备问题。问：减小反射影响的方法有哪些？
深入反射
问：穷人思维和富人思维有什么区别？
答：我拿到一2.4mm的20层板给它的28G信号通道做优化，将信号安排在最后几层，花了很久的时间在孔径，pad，antipad，taper，孔距，地孔数量上做平衡，在最后为20mil长的stub需不需要背钻做整体评估时，客户拍拍我的肩膀说：“小陈呐，别那么麻烦了，用镭射孔走第三层嘛，过孔短，stub也短”。
真实故事改编，逗大家一乐。
回顾上一期问题，平时大家想到减小反射的方法大多在匹配传输线阻抗，源端串阻，末端端接，进一步的还有容性负载补偿。
除了减小反射本身，是否还有别的方法呢？有，避开谐振点。
下面是一个简单的DDR3时钟一驱四的拓扑，时钟频率为500MHz：
CPU到第一片颗粒长度为1500mil，颗粒与颗粒之间的长度为500mil，这时接收颗粒的波形如下：
拓扑没有问题，末端也用匹配电阻上拉了，负载也并不多，为什么裕量那么小？
回想一下前几节说的，500HMz的时钟信号频域分量主要在500MHz，1.5GHz，这几个频率分量的四分之一波长分别为3000mil，1000mil。而我们当前拓扑中两两之间1500mil，500mil的线长很容易就凑成了四分之一波长，谐振最严重的长度。
怎么办呢？我们将CPU到第一片颗粒之间的线长延长至2100mil，颗粒之间线长延长至700mil之后：
整体的裕量变大了，如果再稍微做一些容性负载补偿：
裕量进一步提升。实际操作时只需要在布局时稍微注意一下器件之间的距离，不需要增加成本，也不需要多余的绕线。
高速先生反射系列的文章到这里就结束了，最后总结一下：
●反射的本质是波的反射，以及不同相位的波之间的叠加。
●反射影响的严重程度主要是以下两点：
– 1.阻抗不匹配程度，影响谐振幅值。阻抗越不匹配，谐振幅度越大。
– 2.阻抗不匹配长度，影响谐振频率，不匹配长度越长，谐振频率越低。
●需要根据实际情况分析反射的影响，对症下药。
希望这一系列文章对大家有帮助，欢迎大家提问讨论。
反射疑云
在前文中有不少公式与计算，但其实个人觉得应用工程师要做的是知道趋势，知道影响范围，并不需要精确计算，那是软件干的事情。（关注技术自媒体微信公众号：一博_看得懂的高速设计）
最近听到一个理论，说大数据时代，人们只需要知其然，不需要知其所以然。想象一下，当我们要做一个项目时，我们可以轻而易举的知道一些其他类似项目哪些结构成功了哪些结构失败了，我们还需要理论分析干嘛呢？
这句话到底有没有道理大家仁者见仁智者见智，下面我们继续来解决我们的反射问题：Breakout区域有一次阻抗不连续，但走出该区域之后，走线从细变宽，会增加一次反射，那是不是全程按照breakout区域走线会比较好？
首先将问题进行简化，由于本身反射系数不大，第四次反射很小，假设传到RX的信号是最初的信号加上第二次反射的信号。
一段长为X的阻抗不连续，对哪个频率的影响最大呢？当相位差为（2n+1）π/2时，也就是相差二分之一波长的时候（反射一来一回，对应的X为四分之一波长）。
也就是说，当X为100mil时，第一次最大衰减的频点为15GHz，我们从S参数中可以很明显的看出：
当X为300mil时，第一次谐振频率为5GHz：
假设总线长为2000mil，而全部按照breakout区域走线的阻抗去走的话，第一次谐振频率则变成了750MHz，谐振周期为1.5GHz：
回头呼应反射系列文章的第一节，从那几张图中可以知道：
半波长时信号完全损耗了，四分之一波长时信号损耗30%。
全反射（反射系数为1）时，在谐振频率（半波长）时损耗为100%，谐振频率的损耗跟反射强度有关。
看到这里估计各位看官也明白了，阻抗不连续越长，影响的频率越低。的的确确是因为阻抗不连续较短，反射淹没在上升沿当中了。
根据这套理论，我们很容易去判断设计中的一些细节对整个系统的影响到底有多大，举个例子：
信号速率越来越高是一种趋势，于是各种优化方案也被人们提了出来，这两个可能是近年来开始被大家熟悉的优化方案，加粗反焊盘上的走线或者填补走线附近的参考层，以防止反焊盘上扇出的走线阻抗偏高。可是这到底有多大的影响或者优化呢？
排除一些特殊情况（连接器，板厚较厚需要使用较大过孔等等），这一段在antipad上的走线长度大约为20mil（亲，不要把过孔pad算上哦）。
20mil的第一次谐振频率大约是多少呢？75GHz（四分之一波长）。如果我们按照二十分之一波长（影响不到1%）来算的话，对应的频率也是15GHz。您的信号需要做这样的优化吗？
看完这些之后，相信能帮助大家在工（he）程（ge）师（wan）精（sui）神和工（qiang）匠（po）精(zheng)神中间找到一个平衡点了。（关注技术自媒体微信公众号：一博_看得懂的高速设计）
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深入反射
问：穷人思维和富人思维有什么区别？
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回顾上一期问题，平时大家想到减小反射的方法大多在匹配传输线阻抗，源端串阻，末端端接，进一步的还有容性负载补偿。
除了减小反射本身，是否还有别的方法呢？有，避开谐振点。
下面是一个简单的DDR3时钟一驱四的拓扑，时钟频率为500MHz：
CPU到第一片颗粒长度为1500mil，颗粒与颗粒之间的长度为500mil，这时接收颗粒的波形如下：
拓扑没有问题，末端也用匹配电阻上拉了，负载也并不多，为什么裕量那么小？
回想一下前几节说的，500HMz的时钟信号频域分量主要在500MHz，1.5GHz，这几个频率分量的四分之一波长分别为3000mil，1000mil。而我们当前拓扑中两两之间1500mil，500mil的线长很容易就凑成了四分之一波长，谐振最严重的长度。
怎么办呢？我们将CPU到第一片颗粒之间的线长延长至2100mil，颗粒之间线长延长至700mil之后：
整体的裕量变大了，如果再稍微做一些容性负载补偿：
裕量进一步提升。实际操作时只需要在布局时稍微注意一下器件之间的距离，不需要增加成本，也不需要多余的绕线。
高速先生反射系列的文章到这里就结束了，最后总结一下：
●反射的本质是波的反射，以及不同相位的波之间的叠加。
●反射影响的严重程度主要是以下两点：
– 1.阻抗不匹配程度，影响谐振幅值。阻抗越不匹配，谐振幅度越大。
– 2.阻抗不匹配长度，影响谐振频率，不匹配长度越长，谐振频率越低。
●需要根据实际情况分析反射的影响，对症下药。
希望这一系列文章对大家有帮助，欢迎大家提问讨论。
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