Cadence推出新一代Encounter RTL-to-GDSII流程

全球电子设计创新领先企业Cadence设计系统公司(NASDAQ: CDNS)，日前宣布推出最新版Cadence^® Encounter^® RTL-to-GDSII流程，面向高性能千兆级设计，包括在20纳米最新技术节点上的新设计。这种最新的RTL-to-GDSII设计、实现与签收流程是与领先的IP与晶圆厂合作伙伴及客户合作开发的，能更有效地进行SoC开发，满足并超越当今市场所需的功耗、性能与面积需求。

最新RTL-to-GDSII工艺建立于Cadence成功的产品基础之上，进一步促进其在当今最先进的高性能、低功耗SoC设计方面的功耗、性能与面积方面的技术领先地位。此流程所对应的有Encounter RTL Compiler, Encounter Test, Encounter ECO Designer, Encounter Digital Implementation System, Clock Concurrent Optimization (CCOpt), Encounter Timing System, Encounter Power System, Cadence QRC Extraction, Cadence Physical Verification System和可制造性设计技术等。

    “Cadence Encounter RTL-to-GDSII流程帮助我们及时实现基于1 GHz ARM^® Cortex™-A5处理器的智能手机平台的芯片性能与功能目标，并且拥有更高的开发效率，”Spreadtrum总裁兼首席执行官Leo Li博士说,“该新工艺流程拥有物理感知综合和GigaOpt引擎等特色，可实现卓越的功耗-性能-面积权衡，支持我们在高级工艺节点上的复杂设计的开发目标。中国的3G低成本智能手机市场目前正在飞速发展，我们的智能手机平台目前正在把握这一市场机会。

    关于高性能设计、实现与验证的技术细节将会在3月13至14日于圣荷塞举办的CDNLive!硅谷Cadence用户大会上详细探讨，大会现已开始接受注册。其他有关最新Encounter 数字流程的技术详情也将会在一系列Cadence在线研讨会上讨论。    

    最新Encounter 20纳米技术以其建造即正确的双掩模支持实现可靠的20纳米芯片性能，涵盖的功能包括布局规划、布置与布线乃至签收时序、功率与物理验证。该方法可以改进20纳米双掩模设计的晶粒尺寸效率，并实现更有效的工程变更单（ECO）修订。Cadence物理验证系统的改良提供了晶圆厂认证的20纳米设计内检查与最终签收功能，确保DRC与双掩模的可拆分性 (color correctness) 。

    这次的最新版Encounter RTL-to-GDSII流程还包括最新的GigaOpt引擎，它独具特色地融入了关键的物理感知综合技术与物理优化，能实现更快的时序闭合和更好的收敛结果。这是一种高度灵活的优化引擎，支持采用高性能处理器的设计。通过驾驭多CPU的能力，该引擎将会比传统优化引擎更快。此外，新型独特的CCOpt技术统一了时钟树综合与物理优化，实现10%的设计性能提升，可将时钟树功率与面积降低30%。

    此次新版本的另外一个关键组成部分是GigaFlex™技术，这是一种极大提升设计容量的新功能，可处理当今最大的1亿单元以上的设计。如今设计师可以只用过去所需时间的10%就能实现全芯片设计拓扑目标，让他们能够及早发现潜在问题，从而尽快实现最理想的设计布局。 GigaFlex技术可用于同步进行从顶层到模块级式层级设计与实现，以指数级大幅减少迭代与总设计周期时间。此外，自动化的功能性ECO技术可加快预掩膜和后掩膜ECO变更，这样，可以通过智能层级式设计处理减少数小时或数天的时间。

    “我们一直非常密切地和我们的IP与晶圆厂伙伴及客户合作，推进我们的技术，应对最高级工艺尺寸上高性能，千兆级芯片的挑战，”Cadence晶片实现部研发高级副总裁Chi-Ping Hsu说，“我们再次展示了对于提供领先技术的努力，帮助最先进的设计使用最先进的工艺。”