在系统设计中的如何选择半导体器件：ASIC，还是FPGA？

作为一个系统设计工程师，经常会遇到这个问题：是选用ASIC还是FPGA 让我们来看一看这两者有什么不同。

所谓ASIC，是专用集成电路(Application Specific Integrated Circuit)的简称，电子产品中，应用非常广泛。ASIC的功能是固定的，它是为了专一功能而生。

FPGA 取自Field Programmable Gate Array，译为“现场(Field)可编程(Programmable)逻辑阵列(Gate Array)”。FPGA是可以反复编程的逻辑器件。简单说，用户可通过硬件描述语言完成的电路设计，再经综合与布局，可产生数据流文件，最后编程下载到 FPGA 上进行测试。这个流程与ASlC在前面的流程基本一致，后面ASlC则是生成掩模，投片生产晶圆，封装和测试，拿到专用的芯片。

采用FPGA设计，用户不需要投片生产，就能得到合用的芯片。 FPGA与ASIC电路设计相比，周期短、风险小。所以用户要考虑的因素主要是生产成本。在讨论成本因素以前，先讲一讲常听到的有关FPGA的几个误区：

1)“担心产品安全性，目前主流的FPGA都是用片外的PROM或者FLASH存储代码，上电时从片外存储器读入到内部SRAM的方式，这种方式代码很容易被拷贝。”

事实上目前市场上所有使用片外存储器读入到内部SRAM或者使用外部CPU对器件编程的FPGA都提供编程数据流文件加密功能。以高云的GW2A家族为例，器件上提供了128位的非易失性存储器做为用户密钥。编程数据流文件在由软件工具生成的时候用户可以选择使用密钥对其加密。加密算法为国际普遍使用的算法。在FPGA器件收到加密的数据流文件时会自动解密并加载到器件中。整个过程非常安全。可以想像如今在华尔街的金融机构已经用FPGA构建系统来代替大型计算机，如果没有过硬的安全认可，是不可思议的。

2)“由于是采用SRAM的方式来执行逻辑，在受到强干扰，辐射等恶劣条件影响下，内部的逻辑位有可能发生一次性变更，有可能导致逻辑功能的失效，唯一恢复的办法就是重新上电。这对于那些对安全性，可靠性有要求的应用来说尤其不利。”

在特殊条件下工作的FPGA有很多种方式来应对强干扰，辐射等恶劣条件影响。而这些影响对于ASIC器件也是一样的，只是程度上有些区别。常用的方式有采用特殊工艺如Silicon On Insulator(SOI)或者用设计方式加固SRAM单元。事实上在航空，航天等恶劣条件下工作的系统正在广泛使用FPGA。

3)“FPGA具有相对高得多的功耗，限制了产品的应用范围，增加了产品电源设计的难度及成本。”-

在近年发布的FPGA产品中有一个重要分支就是低功耗FPGA。目标市场是手机，可穿戴设备等移动设备。目前听到多个成功应用的案例如谷歌眼镜。总之FPGA产品多样化。可以在规模，功能，性能，及功耗中选择到最适合你的系统设计。

现在我们看一看成本的比较。有这样一个误区：“为了达到同样的系统性能，FPGA必须选择比ASIC更先进的工艺。这也就意味着FPGA 硅片应用成本远高于ASIC。”让我们看一看它们的成本有哪些。前面我们已经提到了FPGA与ASIC前面的设计流程是一样的，我们可以简化这个比较，认为两者的研发成本相同。(实际上是有区别的，主要是工具价格差别很大。FPGA工具基本上都是厂家免费的，而ASIC的设计工具动辄百万美元。)在设计完成之后，FPGA这时的成本就是器件的单个成本了。应该包括厂家晶圆，封装和测试费用再加上毛利。ASIC这时的成本要包括一次性工程费用(英文：Non-recurring engineering，NRE)和芯片成本，应该包括厂家晶圆，封装和测试费。我们会发现，整体成本可以用下图来表示：

从上图可以看出，FPGA由于没有NRE，在用量较小的时候成本优势明显。由于FPGA单个芯片成本高于ASIC，所以有较大斜率。在决定点位置以后，ASIC开始有成本优势。所以从成本因速考虑选用FPGA还是ASIC，与用量有很大关系。

上图也显示了半导体工艺进步的影响。芯片的密度在根据摩尔定律(Moore’s Law)增加，这是由于晶圆制造更前端的掩膜(Mask)成本成指数级上升，晶圆制造更后端的封装成本、人力成本要么不变，要么由于芯片复杂度增加。对于一个受管脚数目限制的芯片，单个FPGA的成本已经与ASIC相同了。这样就造成了上图虚线所代表的新的成本线。我们可以看到“决定点”在迅速上移。这就意味着FPGA的应用空间在不断扩大。

根据IDC的调查报告，2011年采用ASIC的设计减少至2,313项，较2002 年下滑了6%。特别是在有线通讯设计领域，2011年的ASIC仅442项，明显减少了近两倍，并较2002年更少11%。而另一项由Altera提供的研究，一家市场研究公司估计开发一款28纳米ASIC的成本约8千万美元，而一款20纳米ASIC的开发成本更高达1亿600千万美元。

高云的GW2A家族特别把降低用户使用成本作为优先考虑。在同等密度的FPGA中提供了最多IO数。成为业界的领先者。器件采用台积电(TSMC)的55纳米工艺，逻辑单元从18K LUT到55K LUT，多达5兆位的存贮器块能够提供多种模式、多种深宽度配置及单双端口的读写操作;多达80个18X18的DSP模块，可进行高速的加法、减法、乘法及累积算法;498个数字单端输入输出，可支持从1.2V到3.3V的输出电压，驱动电流可配置，多种广泛应用的输入输出协议如LVTTL、 LVCOMS、PCI、STL、SSTL、RSDS、LVDS等;多达8个通用锁相环工作范围从3MHz到500MHz并提供多种用户时钟操作模式;动态 I/O bank控制器的独立模块的待机工作模式以及更低的工作电压;支持广泛的接口标准，包括DDR2、DDR3、ADC、视频、SPI4等。可提供多种封装，包括：PBGA256、PBGA484、PBGA672、PBGA1156，将来可根据用户需求，提供更多封装类型。