CPLD 实现DDS 信号源的设计

中文摘要:

利用CPLD 在高速数据处理方面的特点设计出以VHDL 硬件描述语言为设计输入, 以AL TERA 公司的 EPM 7256 芯片为设计载体, 基于DDS 技术的任意波形信号发生器。该信号发生器能同时输出两路信号, 输出信号的频率和两路输出信号之间的相位差可以步进调整。通过M ax+ P lus ê 开发软件的时序分析表明, 该设计具有高精度的频率和相位调节能力, 相位调整的分辨率为12 位, 频率调整的分辨率为32 位。实测结果表明, 所讨论的方法和研制的系统是可行的、有效的。

英文摘要：

This paper introduces the method of developing DDS signal generator by using the VHDL hardw are DESCRIPTION language as design input and the Altera′s EPM7256 chip as design carrier1Two signals with output frequency and phase difference adjuSTable are generated1The result of time analyzing show s that the signal generator has high accuracy ON frequency and phase1It has ach ieved a phase resolution of 12 b and a frequency resolution of 32 b.The results of experiments have proved that the technique and system in this paper are feasible and effective.

复杂可编程逻辑(CPLD) 器件具有高的电路集成度和快的数据处理速度, 使用他在开发设计应用系统时还可以借助计算机的支持实现电子设计自动化(EDA )。上述优点使得CPLD 器件非常适合用于需要进行高速数据处理的应用系统之中。

1　DDS 技术介绍

在现代电子系统中, 经常需要产生稳定的重复波形, 例如正弦波或者方波。在许多场合, 还要求产生波形的频率稳定, 并且能够准确调节; 甚至还要求能够产生多路输出信号, 并且这些信号之间的相位保持确定的关系。 DDS (Direct Digital Synthesis, 直接数字合成) 是一种应用数字技术产生信号波形的方法。基于DDS 技术产生信号波形的原理图如图1 所示。DDS 技术建立在采样定理的基础上, 他首先对需要产生的信号波形进行采样和量化, 然后存入存储器作为待产生信号波形的数据表。输出信号波形时, 电路在一个高稳定时钟信号的控制下从数据表中依次读出信号波形的数据, 产生数字化的信号, 这个信号再通过DAC 转换成所需的模拟信号波形。低通滤波器用于滤除不需要的采样频率分量, 使输出信号的频谱纯净。

2　应用CPLD 实现DDS 技术的硬件结构

DDS 信号源这样的高速数据处理系统除了包括高速 DA 转换器、高速存储器之外, 还包括实现相位累加器、产生DA 转换器和存储器的寻址信号和控制信号以及与单片机进行通信的接口的CPLD 器件。实现DDS 信号源的硬件结构图如图2 所示。应用单片机构成信号源的键盘和显示控制电路。信号源的工作频率和两路输出之间相位差的控制信号通过串行同步移位的通信方式从单片机传输到可编程逻辑器件。采用外接存储器AT28C64 实现波形数据存储, 以降低对CPLD 容量的要求。DA 转换器采用TLC7528, 他有两路输出。在可编程逻辑器件内部, 频率和相位控制信号以频率控制字和相位控制字的形式进行保存。相位控制字仅在进行相位调整时进入相位累加器, 产生两路输出信号之间的 相位差; 频率控制字则在每个DDS 系统工作周期加入相位累加器一次。由于存储器AT28C64 具有13 位地址线, 所以截取相位累加器的高13 位为存储器的地址信号, 同时产生相应的DA 转换器和存储器的控制信号。

5　同步移位方式串行通信接口的实现

形成DDS 信号源的CPLD 器件与控制/显示单元的通信采用同步移位方式串行通信来实现。在上面程序中, 移位寄存器的宽度为3 个datawidth 字长, 其中包括DDS 系统的频率控制字、两个相位累加器的起始相位值。采用参数说明来提高程序使用的灵活性, 字长提高了程序使用的灵活性, 但是浪费了CPLD 大量的资源。例如使用EPM7256 芯片, 按照上述方法编程, 可实现的相位累加器的最大位数是25 位。当pset 刷新信号到来时, 向第一个相位累加器赋0, 向第二个相位累加器赋一个起始相位值。这样同样能完成两路输出之间的相位调整, 但是这时移位寄存器的宽度可以为2 个datawidth 字长。当移位寄存器的宽度为2 个 datawidth 字长, 仍使用EPM7256 芯片, 相位累加器的位数即可达到32 位。如果相位调整字选12 位, 相位累加器的位数仍为32 位, 则移位寄存器的宽度还可以减20 位, 这时EPM7256 芯片资源还可以节省10%。

6　结　语

本文采用ALTERA 公司的EPM7256 芯片和Max+Plus开发软件实现了DDS 信号源的设计与制作。这个应用CPLD 实现的DDS 信号源具有如下功能和指标: (1) 可以产生固定频率的任意波形信号, 在单片机的控制下也可以产生扫频信号; (2) 两路输出信号之间的相位可以调整, 相位控制字为12 位; (3) 相位累加器的字长为32 位, 用于寻址波形数据存储器的地址信号为13 位; ( 4) DA 转换器TLC7528 输出建立时间为011 Ls,DDS 系统的最大时钟频率为5MHz。由于DA 转换器采用TLC7528, 他的输出建立时间为011 Ls。本文设计的信号源输出最大频率受到DA 转换器输出建立时间的限制, 因为外接存储器AT28C64 的数据读取时间为15 ns, 可编程逻辑器件EPM7256 的最大时钟频率可达150MHz。