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基于FPGA的高速长线阵CCD驱动电路

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高速长线阵CCD(电荷耦合器)具有低功耗,小体积,高精度等优势,广泛应用于航天退扫系统中的图像数据采集。而CCD驱动电路设计是CCD正常工作的关键问题之一,CCD驱动信号时序是一组相位要求严格的脉冲信号,只有时序信号和CCD良好配合,才能充分发挥CCD的光电转换特性。目前CCD驱动电路主要有以下4种方法:IC驱动法,EPROM驱动法。单片机驱动法以及可编程逻辑器件驱动法。前3种方法存在着灵活性差,精度低,可调试性差等特点,本文研究的基于FPGA(现场可编程门阵列)的驱动电路设计方法具有集成度高,可靠性好,调试性好等特点,非常适合高速线阵CCD驱动电路的设计。

1 IL—P4线阵CCD原理

IL—P4是DALSA公司生产的高速线阵CCD产品,具有8192个感光象元,像敏单元尺寸为7μmx7μm,像元总长为57.3 mm。双路奇偶输出,最高工作频率为40 MHz。

1.1 IL—P4的基本结构和工作原理

IL-P4为典型的埋沟道型二相线阵CCD。他由4 241×2个PN结光电二极管构成,其中前面的13×2个PN结用作隔离和后面的32x2个PN结用作屏蔽而被遮蔽的。中间的8 192个光电二极管是曝光像敏单元。光敏元的两侧是用作存储光生电荷的转移栅。转移栅的两侧为CCD模拟移位寄存器,它的有效像素单元(8 192像元)分奇,偶两列转移并分别由OS1,OS2端口输出。

1.2 IL-P4驱动时序分析

IL—P4正常工作时需要五路驱动时序,分别是两相时钟信号CR1,CR2、转移脉冲信号TCK、像元复位信号RST、最后像元读出信号CRLAST。各相位之间必须满足严格的时序要求,才能保证CCD正常工作,各时序的相位关系如图1。这里需要强调的是TCK与CR1和CR2的关系,当TCK为高电平时,CR1和CR2也需要同步变为高电平,并且CR1脉冲必须比TCK提前上升,延迟下降t7时间,CR1脉冲提前上升意味着移位寄存器中接收电荷包形成,有利于电荷转移,CR1脉冲延迟下降能使存储栅和移位寄存器隔离,防止CR1的移位寄存器中的电荷倒回原势阱中,并且当TCK为高电平期间,RST必须保持低电平,表1为图1中各脉冲之间应满足的相位间隔值。

基于FPGA的高速长线阵CCD驱动电路

2 CCD驱动电路设计

2.1 驱动电路硬件设计

本设计中采用Intersil公司的EL7457作为系统的管脚驱动芯片,EL7457是一款高速的四路驱动芯片,单路最高能够提供2A的驱动电流,其时钟频率最高能达到40 MHz,完全能够满足本设计中的要求,IL—P4管教驱动的峰值电流如式(1)所示

基于FPGA的高速长线阵CCD驱动电路

其中Cpin为管脚等效电容,Vswing为驱动信号上升沿摆幅,trsing为驱动信号上升沿时间,Ipeak管脚驱动的峰值电流。

IL-P4-8192B的管脚驱动电压和峰值电流分别如表2和表3所示。

基于FPGA的高速长线阵CCD驱动电路
基于FPGA的高速长线阵CCD驱动电路

2.2 驱动时序信号设计

IL-P4的最高工作频率可达40 MHz,根据需求选取的工作频率为30 MHz。根据表1中IL-P4各路脉冲时序相位间隔值要求,可以确定CCD基本驱动信号CR1、CR2、TCK、RST、CRLAST的参数。各路脉冲技术指标如下:CR1=CRLAST=~CR2=30 MHz,占空比为1:1,方波;TCK=7.24K,脉冲宽度为200 ns,低电平宽度为138μs,方波;RST=30 MHz,占空比为1:4,方波。

用Verilog HDL语言作为开发语言,软件平台则是Xilinx公司的ISEl3-4。基于上述对驱动时序的分析,综合考虑各信号的脉冲宽度,选用50 MHz的外部晶振作为输入时钟,通过Spartan 3E的DCM模块倍频到120 MHz,作为整个系统的基准时钟。利用计数分频的设计方法来实现驱动电路。Clk_base为经过DCM模块后的120 MHz基准时钟,通过时钟上升沿触发计数,cnt_div4为计数变量,该变量为两位二进制变量,计数溢出时会自动归零,因此通过判断cnt_div4的值,实现频率30MHz.占空比为1:4的RST驱动信号的生成,以及频率为30 MHz,占空比为1:1的CR1,CR2驱动信号的生成,在硬件电路上,CRLAST与CR1通过一个50欧姆的电阻相连,因此FPGA只需要输出CR1即可,cnt_pix为像元计数变量,结合驱动时序要求,TCK高电平持续时间为6个像元输出时间,即200 ns,由此即实现了CCD工作所需要的五路驱动时序信号的产生。

3 仿真与实测结果

3.1 仿真

使用验证工具ISIM来进行功能验证。经过仿真得出的时序图如图2。根据仿真波形得出图2中各参数的值如下:

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t3=33.3 ns、t6=200 ns、t7=22 ns、t8=14 ns、t10=6.66 ns。各参数均在表1的取值范围内。所以仿真结果满足CCD的驱动时序要求。

3.2 实测结果

图3为使用TEK公司的数字示波器所观察到的FPGA产生的驱动时序,信号2为转移脉冲信号(TCK),信号1为像元复位信号(RST),信号4为CR1,信号3为CR2,由图3可以看到,在转移脉冲信号高电平阶段,像元复位信号置低,CR1以及CR2分别保持原状态,并且CR1脉冲比TCK提前上升,延迟下降,有利于电荷转移,以及防止CR1的移位寄存器中的电荷倒回原势阱中。

基于FPGA的高速长线阵CCD驱动电路

结果表明运用基于Verilog HDL的分频器产生CCD工作需要的时序信号方案的可行性和正确定,并且该方案基于FPGA,具有精度高,速度快,可靠性好以及便于调试的特点。

4 结论

高速长线阵CCD(电荷耦合器)具有低功耗,小体积,高精度等优势,广泛应用于航天退扫系统中的图像数据采集。由软件仿真和示波器测试结果可得出,驱动电路输出信号的相位关系和脉宽满足时序设计要求,波形较好。该方案充分发挥了FPGA的可编程的特点,采用Verilog HDL描述的分频器设计的驱动电路性能稳定,速度快,可靠性好,结构简单,相对于传统的驱动电路,该方案极大地简化了驱动电路结构和设计过程。

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