Vivado设计套件提升设计生产力的九大优势

您的开发团队是否需要在极短的时间内打造出既复杂又富有竞争力的新一代系统 赛灵思All Programmable器件可助您一臂之力，它相对传统可编程逻辑和I/O，新增了软件可编程ARM处理系统、可编程模拟混合信号(AMS)子系统和不断丰富的高复杂度的IP，支持开发团队突破原有的种种设计限制。赛灵思有多种All Programmable器件可供用户选择，构成这些器件的各种硅片组合使用赛灵思独特的高性能3D堆叠硅片互联技术彼此互联。这些领先一代的All Programmable器件为用户提供的功能，远超常规可编程逻辑所能及，为用户开启了一个全面可编程系统集成的新时代。

All Programmable抽象化与自动化有何意义

其意义在于采用赛灵思All Programmable器件，用户的开发团队可以用更少的部件实现更多系统功能，提升系统性能，降低系统功耗，减少材料清单(BOM)成本，同时满足严格的产品上市时间要求。但如果不借助强大的硬件、软件、系统设计工具和设计流程，则无法将这些优势交到您的设计团队的手中，您也不可能实现这些优势。赛灵思把所需的这些硬件、软件和系统设计开发流程统称为“All Programmable抽象化(All Programmable Abstraction)”。

All Programmable抽象化与自动化

在这种使用All Programmable抽象化进行先进的领先一代的硬件、软件和系统开发过程中，起着核心作用的是赛灵思Vivado设计套件。Vivado设计套件是一种以IP和系统为中心的、领先一代的全新SoC增强型综合开发环境，可解决用户在系统级集成和实现过程中常见的生产力瓶颈问题。

就在同类竞争解决方案还在试图通过扩展过时且松散连接的分立工具来跟上片上集成的高速发展的时候，Vivado设计套件凭借业界最先进的SoC增强型设计方法和算法，提供了独特、高度集成的开发环境，为设计者带来了设计生产力的极大提升。Vivado设计套件将硬件、软件和系统工程师的生产力提升到了一个全新的水平。

以下九大理由，将让您了解到Vivado设计套件为何能够提供领先一代的设计生产力、简便易用性，以及强大的系统级集成能力。

理由二：Vivado以可预测的结果提供稳健可靠的性能和低功耗

出于纳米级IC设计的物理原因，互联已经成为28nm及更高工艺节点的可编程逻辑器件架构的性能瓶颈。Vivado设计套件采用先进的布局布线算法，可突破该性能瓶颈，而且点击鼠标即可得到高性能结果。

Vivado设计套件的分析型布局布线算法能够同步优化包括时序、互联使用和走线长度在内的多重变量，提供可预测的设计收敛。同时，Vivado的实现引擎可保证在逻辑利用率高的大型器件上得到的结果和在器件利用率较低的设计上得到的结果一样优异。此外，在系统设计规模随着系统功能的增加而逐步增大的情况下，Vivado既能保持高性能结果，还能提高各次运行结果间的一致性。

如图2所示，与同类竞争工具相比，Vivado设计套件可随着利用率的提升提供更出色的性能，同时还能处理更大规模的设计。

注：如图2所示，同类竞争工具的结果的平均变动要比使用Vivado设计套件得到的结果大四倍。另外，值得注意的是同类竞争解决方案在填满器件时，可用性能下降了一半。与此形成鲜明对比的是，Vivado设计套件在受测的不同设计上得到的结果一致，性能保持稳定。最后还需要注意是同类竞争解决方案不能处理Vivado设计套件能够成功处理的大型系统。同类竞争解决方案很快就不堪重负。

图2：以复制次数为标准的性能对比

Vivado降低系统功耗

Vivado设计套件提供了业界一流的系统功耗分析与优化工具。从架构或器件选择阶段开始，设计人员就可以运用准确且易用性无与伦比的Xilinx Power Estimator(XPE，赛灵思功耗评估器)电子数据表来确定系统功耗。设计人员不仅能够通过XPE的快速 评估(Quick Estimate)和IP向导轻松入门，而且还能够简单并排比较多种实现方案，帮助设计团队微调设置，以便地为各种场景精确建模。

当设计进入编译阶段，Vivado设计套件继续提供准确的功耗分析和估算。Vivado设计套件开箱即用，能够在不给系统设计的时序造成负面影响的情况下自动降低设计的功耗。如果用户还需要进一步降低功耗，可以使用Vivado设计套件独有功能，充分利用赛灵思7系列精细粒度时钟门控技术，进一步降低整个系统设计或部分设计的功耗。

这种Vivado设计套件实现的智能时钟门控优化技术能够平均降低动态功耗18%，如图3所示。

Vivado设计套件提供了一系列无与伦比功能与特性，可帮助用户轻松完成对设计的分析工作。用户可以甄别出功耗最大的模块，从而明确从哪些模块切入，高效而明显降低系统功耗。所有这些功能都内置在通用Vivado集成设计环境(IDE)中，所以设计团队仅借助一款统一的工具套件，就可一次性最小化系统功耗。

系统功耗是设计大多数产品时应考虑的一个重要因素，Vivado设计套件提供的领先一代设计工具是对赛灵思All Programmable器件的有力补充和完善。

图3：运用智能时钟门控优化实现的动态功耗比率(按动态功耗降幅分类)

加快系统集成

理由四：使用Vivado高层次综合生成基于C语言的IP

如今的无线、医疗、军用和消费类应用均比以往更加尖端，使用的算法也比以往更加复杂。业界算法开发的金标准就是采用C、C++和SystemC高级编程语言。过去设计流程中需要经过一个缓慢且容易出错的步骤来将用C、C++或SystemC语言编写的算法转换为适合于综合的Verilog或VHDL硬件描述。而现在Vivado设计套件系统版本中提供的Vivado高层次综合功能可轻松地自动完成这一步骤。

您以往可能听说过C语言级硬件综合。不管您听说过什么，C语言级算法综合已成为系统级设计的捷径。当前有超过400名用户正在成功利用Vivado高层次综合(HLS)技术开发符合C、C++和SystemC语言规范的赛灵思All Programmable器件用IP硬核。

Vivado HLS通过下列功能，让系统和设计架构师走上IP硬核开发的捷径：

● 算法描述、数据类型规格(整数、定点或浮点)和接口(FIFO、AXI4、AXI4-Lite、AXI4-Stream)抽象化;

● 采用可提供最佳QoR(结果质量)的基于指令的架构感知型编译器;

● 使用C/C++测试平台仿真、自动化VHDL/Verilog仿真和测试台生成功能加快模块级验证;

● 发挥整套Vivado设计套件的功能，将生成的IP硬核轻松嵌入基于RTL的设计流程中;发挥Vivado System Generator for DSP的功能，将生成的IP硬核轻松嵌入基于模型的设计;发挥Vivado IP集成器(Vivado IP Integrator)的功能，将生成的IP硬核轻松集成到基于模块的设计。

这样硬件设计人员就有更多时间投入到设计领域的探索中，即有更多时间评估备选架构，找出真正理想的设计解决方案，轻松应对各种严峻的系统设计挑战。例如设计人员将行业标准的浮点math.h运算与Vivado HLS结合使用，就能够在实现较手动编码的RTL更优异的QoR的同时，让线性代数算法的执行速度呈数量级提高(10倍)，如表1所示。

表1：Vivado HLS实现的QoR

通过集成到OpenCV环境中的预先编写、预先验证的视觉与视频功能，Vivado HLS还能加速基于赛灵思Zynq-7000 All Programmable SoC器件的系统的实时Smarter Vision算法的开发工作。此类系统使用运行在Zynq SoC的双核ARM处理系统上的软件和位于Zynq SoC高性能FPGA架构上的硬件来运行这些算法(如图6所示)。

图6：Vivado HLS加快基于OpenCV的开发工作

图字：

使用Vivado HLS Smarter Vision库的各项功能，用户借助硬件加速就能迅速实现复杂像素处理接口和基本视频分析功能的实时运行。

(如欲立即开始使用Vivado HLS，敬请下载《如何使用Vivado高层次综合的FPGA设计》。这是一本以赛灵思对其主要客户举办的培训为依据的综合性用户指南。该指南可快速向软件工程师教授如何将软件算法从处理器上移植到赛灵思All Programmable FPGA和SoC的可编程逻辑上，加快他们的代码运行速度。)