利用Xilinx UltraScale架构大幅提升生产力

赛灵思UltraScale架构的增强功能结合Vivado设计套件的省时工具能帮助您更快打造出色系统。

许多市场和应用都对系统带宽和处理功能需求显著增长。无论是有线或无线通信、数字视频还是图像处理，更高的数据吞吐量要求都实现相同的结果，那就是所有系统组件的流量和要求都在提升。通过并行和串行I/O到达片上的数据也越来越多。数据必须经过缓存，然后再次以DDR存储器形式通过并行I/O或以串行存储器标准(如混合内存立方体(HMC)和MoSys 带宽引擎)形式再次通过串行I/O。数据从并行和串行I/O返回后，在传送到下个目的地之前必须在逻辑和DSP中进行处理。

由于诸多原因，系统处理要求越来越复杂。以更高数据速率传输的更大数据包要求并行数据总线更宽，而且频率更高。为高效处理数据，往往要在单一器件上构建整个系统，从而避免因两个FPGA之间发送大量数据引起的相关时延迟和功耗问题。因此需求更密集的具有更多功能的FPGA。重要的是，在提升高功能FPGA利用率的同时，必须保持能以最高性能运行，以避免器件填充时性能下降。

让复杂的高容量器件实现高利用率听起来可能对设计人员来说是一项很艰巨的任务。赛灵思提供了大量解决方案，旨在缩短设计时间，让设计人员集中精力实现产品差异化，从而从市场中脱颖而出。

结合使用高性能并行SelectIO和高速串行收发器连接功能，可在UltraScale FPGA之间实现数据传输。

ULTRASCALE架构

为了解决普遍存在的市场难题，赛灵思近期推出了UltraScale™架构(如图1所示)，可提供前所未有的系统集成度、高性能和出色的功能。赛灵思用这款全新架构创建了两款高性能FPGA系列产品。赛灵思 Virtex® UltraScale与Kintex® UltraScale系列相结合，能满足多种不同系统要求，着重通过大量技术创新与进步降低总功耗。UltraScale技术共享大量构建块，能提供可扩展的架构，并针对多种不同的市场需求精心优化。

增加系统带宽

在进行任何信号处理或数据操作之前，数据首先要到达目的地。目前已有大量串行和并行协议和标准专门满足目标应用的特定需求。大多数标准的一个共同宗旨就是提升整体数据吞吐量，从而支持大量信息以越来越高的速数据速率进行系统传输。

图1 –UltraScale架构的主要优势在于速度和带宽。

图2 – UltraScale架构能处理大量数据。

结合使用高性能并行SelectIO和高速串行收发器连接功能，可在UltraScale FPGA之间实现数据传输。I/O模块通过灵活的I/O标准和电压支持可实现先进的存储器接口和网络协议。UltraScale架构中的不同串行收发器数据传输速率高达16.3 Gbps，能提供主流串行协议所需的所有性能，最高支持32.75 Gbps，能满足25G+背板设计的要求，相对于前一代收发器而言能大幅降低单位比特的功耗。UltraS-cale FPGA中的所有收发器都支持PCI Express® Gen3和Gen4所需的数据速率，而PCI Express的集成块则支持基于UltraScale架构的FPGA，最高能支持x8 Gen3端点和Root Port设计。

数据时钟功能与缓冲

所有同步系统都要依靠一个或多个时钟信号来实现电路同步。系统性能提升要求以更大器件容量提高时钟频率，并要求改进时钟灵活性，降低总时钟功耗。

UltraScale架构采用功能强大的经过重新架构设计的时钟管理电路系统，包括时钟综合、缓冲和路由组件，能提供功能强大的框架，满足设计要求。时钟网络支持FPGA中极为灵活的时钟分布，从而能最大限度地减少与时钟信号相关的偏移、功耗和延迟。此外，时钟管理技术紧密结合专用存储器接口电路系统，可支持DDR4等高性能外部存储器。时钟细分和新型门控时钟粒度技术相对于现有的FPGA而言能进一步加强对时钟功耗的控制。

相对于前一代FPGA以及同类竞争性FPGA，全局功能时钟缓冲器数量的大幅增加有助于显著提升设计人员的生产力。此前，全局缓冲器的使用要非常节省，FPGA中心只有32个全局时钟缓冲器。UltraScale架构能在架构中自由分布全局功能时钟缓冲器，从而在需要时就能提供资源，不用再那么节省了。此外，赛灵思相对于前一代FPGA而言大幅简化了时钟缓冲器类型，且保留了所有时钟切换、时钟分频和时钟使能功能，从而获得大量灵活的高功能时钟缓冲器，能在需要时提供全部功能。

数据的存储、处理和路由

任何系统的关键都在于其处理、操作和转换接收到的数据的能力(如图2所示)。系统复杂性的提升，要求将通用架构与更专业的功能(专门针对具体类型的数据处理)相结合。

如今的FPGA架构集成众多组件：含有六输入查询表(LUT)和触发器的可配置逻辑块(CLB)、带27x18乘法器的DSP Slice、带内置FIFO和ECC支持的36Kb Block RAM等。这些资源通过大量的高性能、低时延互联紧密连接在一起。

除了逻辑功能之外，CLB还提供移位寄存器、乘法器和进位逻辑功能，并能配置LUT为分布式存储器来配合高功能可配置Block RAM。DSP Slice(包括全新的96位宽XOR功能、更宽的27位预加法器和30位输入)执行大量独立功能，其中包括乘法累加、乘法加法和模式检测等。除了器件互联之外，在采用第二代SSI 3DIC技术支持的器件中，信号可采用专用低时延接口模块在超级逻辑区域之间传输。这种整合的路由资源能方便地支持下一代数据总线宽度，从而让器件利用率达到90%以上。

图3 – UltraScale器件为业界领先的科技添加常用功能。

简化设计挑战

UltraScale架构带来的架构增强功能可帮助设计人员在相同区域打包更多设计方案，但同时器件尺寸也在增大。，其结果就是单器件能载入更多设计，这是一大优势，但也给设计团队带来了巨大压力，必须快速实现指定设计，从而让最终产品尽可能快的上市。利用UltraScale架构和协同优化的Vivado®设计套件，赛灵思能够打造出多个省时、生产力更高的解决方案。

集成核心功能

高度灵活的可编程性这一极具价值的功能与诸多事情一样，要想有所得就要付出代价。利用可编程资源构建的功能可能比专门针对该功能的模块尺寸更大，甚至可能速度更慢。当然，FPGA本质上明显的优势就是具有可编程性，但赛灵思FPGA实现了专门功能、集成IP的

适当平衡，能帮助用户快实现常用功能(图3)。UltraScale架构包含针对常见通信协议的集成模块。Kintex UltraScale和Virtex UltraScale器件中包含针对PCI Express、100G Ethernet和150G Interlaken的多个集成模块，且都经过全面测试和验证，能确保实现功能。

除了通信协议之外，每个I/O Bank都包含一个可编程存储器PHY，能用存储器接口生成器(MIG)工具进行配置。这充分说明了根据需要进行集成的特性。存储器PHY和一些控制逻辑可创建为可编程专用函数，但存储器接口的数字部分用器件架构构建，针对不同模式提供所有必需的定制与支持，而这则是专门电路所难以实现的。

在器件架构中有大量其它模块，专门设计用于执行特定功能，同时保持可编程性。设计人员能以不同深度和广度来配置这些模块存储器，以级联成更大型的低功耗阵列。DSP Slice具有许多模式，能让用户根据所选功能访问模块的不同组件。因此除了门和寄存器之外，UltraScale架构上能实现大量丰富的功能。

可定制、可重复的IP能提高生产力

每个设计都包含许多不同架构构建块，相互连接构成系统。行业内有些功能已经非常完备了，从经济性角度讲完全可以将它们做成专用的固定功能模块。然而，最佳设计方法是采用可编程逻辑构建功能，并经过验证，随时按需重用。这种IP概念已经存在了很多代，但赛灵思近期推出了一些生产力增强特性(图4)。

图4 – Vivado工具加速复杂设计的创建和实现。

即插即用IP

2012年，赛灵思采用ARM®AMBA® AXI4接口作为即插即用IP的标准接口。采用统一的标准接口相比过去能大幅简化IP集成，将多种不同接口整合到一个，设计人员也不必去掌握多种不同的接口。UltraScale架构继续受益于AXI4互联的灵活性和可扩展性，从而帮助设计人员实现最快的产品上市进程，同时采用AXI4-Lite和AXI4-Stream等不同AXI4互联协议优化IP性能、面积和功耗。

Vivado IP Packager和IP Catalog采用IP-XACT标准(该标准最初由SPIRIT联盟作为工具流程中封装、集成和重用IP的标准结构推出)。IP-XACT现已获得IEEE的批准(IEEE1685-2009)。Vivado IP Packager采用在本地或共享驱动器上可扩展IP Catalog中提供的约束、测试平台和文档来创建设计。采用Vivado IP Catalog，用户能够将自己的IP、赛灵思的IP以及第三方IP无缝集成在一起，从而确保设计团队轻松一致地分享所有IP。

VIVADO IP INTEGRATOR

Vivado IP Integrator(Vivado IPI)(图5)是以IP为中心的设计流程，可加速系统集成进度，更轻松快捷地将不同组成部分组建成系统。利用交互式图形用户界面，IPI提供IP接口的智能自动连接、一键式IP子系统生成和强大的调试功能，可帮助设计人员轻松快捷地连接其IP Catalog中的任何乃至全部IP。这种功能使得设计人员能快速组装复杂系统，包括来自多种来源的设计资源——一些免费的、一些购买的、一些内部创建的——并且能清楚掌握所有构建块都能得到正确配置。从概念到调试从未如此神速。

简而言之，UltraScale架构在许多关键方面进行了架构创新，能成功满足下一代高性能设计的严格要求。像UltraScale这样，能确保使用系统频率越来越高的宽数据总线来实现设计，是成功开展设计工作的必要组成部分。不过，随着器件尺寸和复杂度的提升，帮助设计人员不断提高生产力变得至关重要。赛灵思提供集成块和预验证IP组合，能为设计人员带来加快实现出色解决方案所需的全部工具。

图5 – 在IP Integrator中构建设计方案和连接IP块一样简单。