基于FPGA的IRIG-B(DC)码产生电路设计

摘要：提出了一种IRIG-B(DC)码产生电路的设计方法。采用Altera公司低功耗Cyclone FPGA系列中的EPlC6T144、8段数码管、晶体振荡器和MAX3232E等器件构成硬件电路、使用VHDL语言设计IRIG-B直流时间码的软件。为了设置和观察，使用8段数码管、拨码开关和按键来显示、修改和设置天、时、分、秒等时间信息。仿真和试验结果表明，该设计可以产生标准的IRIG-B(DC)码时间脉冲序列。
关键词：IRIG-B(DC)码；FPGA；VHDL

在测控系统中，时统信息不仅是各个分系统工作的基础。也是有些分系统进行测控时推算弹道和其他复杂运算必不可少的信息，IRIG-B时间码作为一种重要的时间同步传输的方式，成为时统设备首选的标准码型。IRIG全称Inter-Range Instrumentation Group(靶场间测量仪器组)。IRIG串行时间码，共有6种格式。即IRIG-A、B、D、E、G、H，IRIG-B(DC)码又分为DC和AC码，DC码的接口通常采用TTL接口和RS422(V．11)接口。

1 IRIG-B(DC)码介绍
IRIG-B(DC)码的时帧速率为1帧／s；可传递100信息位，每个信息位宽度10 ms，称为一个码元，每10个码元为l组。每帧有一个高电平宽度8 ms、低电平宽度2 ms的起始码元PR和结束码元P0，PR和P0之间有P1、P2、…，P9标志码元，标志码元之间包含秒、分、时、天和控制功能等信息，码元高电平宽度5 ms代表二进制的“l”，高电平宽度2 ms代表二进制的“0”，IRIG-B(DC)码的示意图如图l所示。

2 系统硬件电路设计
本设计的硬件电路如图2所示，采用Altera低功耗、低成本Cyclone FPGA系列的EPlC6T144，总引脚数144．I／O引脚数98，有3种配置方式，分别为AS方式、PS方式和JTAG方式，本设计采用AS方式，当使用AS方式时，必须将FPGA EPlC6T144的MSEID和MSELl这2个引脚接到低电平，即为逻辑的00，AS方式还需与一片串行配置器件并用，本设计采用低成本的Ahera公司的EPCSlSl8，具体连接如图2所示，采用这种方式上电后可直接通过下载电缆对FPGA进行编程，使用灵活方便。在设计时注意引脚上的上拉电阻和下拉电阻必须连接上。

晶体振荡器采用10 MHz晶振，将晶振的SCLK输出引脚与EPlC6T144的CLK0输入引脚连接，检测晶振信号脉冲的上升沿并进行计数，以此计数作为时间基础。[p]
选择EPlC6T144的37引脚作为异步串行输出引脚，与MAX3232E的lO引脚(T2IN)连接，将从FPGA出来的TTL电平转换为串行输出电平从7引脚(T20UT)输出，串行电平转换器采用MAX3232E。选择EPlC6T144的4l、42引脚作为2路IRIG-B码信号输出，因为IRIG-B(DC)码采用RS422电平输出，而从EPIC6T144的4l、42引脚输出脉冲是TTL电平，所以必须进行电平转换，本设计采用TI公司的AN26LS31CD差分驱动器。采用8段数码管作为时间显示器件，显示的信息有天、时、分和秒，共需9个器件，每个8段数码管的0～9个数字显示逻辑为：

3 系统软件程序设计
使用VHDL硬件描述语言进行编程，编译环境采用Altera公司的QuartusII7．1。根据图1所示B码脉冲序列宽度图谱，以秒的B码串产生为例。说明VHDL编程设计过程，流程图如图3所示。分、时和天的软件设计根据图l所示的B码示意图，参考秒的设计流程来设计，将100个码元对应的脉冲串按照图l的脉冲宽度输出，就形成整个一帧IRIG-B(DC)码的脉冲串。

4 电路仿真
电路仿真脉冲输出如图4所示，图中Bl_out和B2_out是IRIG-B(DC)码的输出脉冲，clk_lms是根据晶体振荡器输入脉冲而产生的模拟l ms信号脉冲，可以看出，当连续8个elk_1ms的脉冲时，Bl_out和B2_out保持高电平，即保持了8 ms的高电平，后面的脉冲都严格的遵守图l所示的IRIG-B(DC)码的规则。

5 结论
通过仿真和实际使用表明，该设计电路所产生的IRIG-B(DC)时间码稳定、连续、准确，电路板功耗低、成本低，操作灵活简单，在测控领域有广阔的应用前景。