采用高级节点ICs实现从概念到推向消费者的最快途径(08-100)

　　综述

　　在一个依靠消费者对更精密产品的需求越来越高的市场里，半导体公司正在迅速地向45纳米、以及更小的高级工艺节点发展。这些技术带来了芯片质量和性能的大大提升，在系统级芯片上实现了更高级的复杂应用功能整合程度。然而，随着更多的设计进化到高级技术，半导体公司面临的设计挑战也在激增，无法确保迅速量产的风险也在提高。

　　通过结合全新的设计、开发、实现、分析、签收和制造方法，Cadence提供了革命性的设计手段，提供了新一代设计的大规模量产所需的革命性成果。通过帮助在高级节点下进行设计的半导体公司尽早(在设计阶段期间)预防制造问题，Cadence高级节点设计(Cadence Advanced Node Design)解决方案提供了所需的全方位技术，确保将产品概念最快地转化为提供给消费者的实际产品。

　　在走向新一代制造技术的过程中，工程专家必须对付呈螺旋形增加的各种技术问题。以更为复杂的制造工艺进行制作，对于需要在工艺变化、次品率和制造影响越来越大的环境中预测性能的设计师来说，次波长设备带来了更大的挑战。更大型的设计意味着大幅膨胀的数据集不仅要计算更多的晶体管，还要计算与增加的电子与物理效应阵列有关的增加数据，这会极大地影响45纳米设计的表现。

　　图1 每一代工艺中随着工艺变化的扩大，延迟差异性也在增大。

　　正如图1所示，在前几代的技术中可以被放心地忽略的制造影响，到了新一代的技术中，会对设计性能造成极大的影响。对低于90纳米的设计，传统的延迟计算不再精确。设计师需要更强大的分析法以及更精密的模型，才能在更广的工艺类型、电压和温度变化范围内计算制造差异。然后在物理设计与制作期间，工程师需要灵活的开发方法学，能够在更为复杂的制造过程中保持设计目标。

　　高级节点设计的要求已经导致物理设计签收的根本性变化。在45纳米设计中，设计规则检查(DRC)并不向设计师提供满足良品率要求的充分信息。半导体公司不能再期待在最后的DRC检查过程中的后期可制造性签收时，满足性能和良品率目标。与之前的签收阶段(例如时序签收和功率签收)不同，可制造性签收必须贯穿从概念到推向客户端整个开发过程，使用预防性措施和优化，避免代价高昂的芯片调试与重新设计如图2所示。

　　图2 为了防止在开发后期出现代价高昂的问题，以及为了优化性能与良品率，半导体公司需要依靠精密的分析能力，并且将可制造性签收贯穿于从产品概念到消费电子设备成品的全过程。

　　应对越来越大的差异性

　　在以往的技术时代里，设计师可以设置余量以补偿简化的设计规则以及导孔问题和随机的极小缺陷造成的制造差异。而对于高级节点制造，设计师面临着扩大的体系与随机差异范围，出现了能够大大影响芯片性能的因素，用提高差数的方式已经无法有效弥补。在无法对这些影响进行建模并在设计初期采取预防措施的情况下，设计师会面临芯片的失败，而且没有多少可以纠正的后备选择。

　　就连光刻与化学机械抛光(CMP)导致的常见影响，也会在高级节点技术下，对电路的电特征产生更大的影响。对于过去的技术，CMP之后抛光中极细微的非完美性也是大可忽略的，或者是通过增加一点差数得以解决。然而，在现代工艺的超精细尺度下，CMP的非完美性会对各层的真正厚度与等高线造成巨大的差异。譬如，在铜聚集时，这些差异可能导致时序的错误以及灾难性的良品率损失。

　　同样，设计师对于GDSII设计文件中处理阶段分辨力增强技术(RET)不断扩大的影响越来越熟悉。RET方法如光学临近校正(OPC)和相移掩模(PSM)被用于校正使用192纳米波长的光在光刻过程中、绘制次波长功能时出现的扭曲。随着半导体生产商进入到低于192纳米的更高级的节点，设计师发现，他们只能被迫预计对于芯片性能的光刻影响。

　　在45纳米时，光刻影响已经变得明显而多变。对于高级节点IC，设计师使用过去那种基于布局中已绘制形状的临界寄生参数提取的机制，已经无法得出精确度分析结果。在这些高级节点设计中，晶体管与互联线路的实际形状与尺寸之间的系统性差异，会转化为寄生的巨大差别，这种差别因高性能45纳米设备的电特征而被累积。

　　除了这些更熟悉的影响外，高级节点技术导致了一系列新的影响，让可靠的芯片性能预测更为复杂。由于次波长光刻进一步缩短门的线宽，半导体原料专家采用了新的技术来恢复这些小型设备的性能。在这些技术中，晶体管门地区中出现的压力与张力，提高了个别晶体管的性能，但同时也改变了相邻设备的载流子迁移率。结果，工程师们可能会看到，在不同的临近地区受到不同压力的设备，在性能上有着巨大的变化。

　　在45纳米尺度，其它的影响也带来了一些与放置有关的差异，例如，光学系统中心与其边缘之间的光学差异导致的形状差别。这些累积的影响可能导致大约15%的延迟变化，根据该单元所在的位置，还会导致大约15～20%的装备与保持的变化。对于不管单元位置，只关注标准性能的标准单元设计师，这些效应的累积会深远地影响到采用传统方法确保快速量产的能力。

　　这些效应说明，“DRC clean”的库与IP的发展趋势在生产中是没有竞争力、良品率低并且失败的。在生产之后的分析结果出来之前，设计团队几乎没有办法看到问题的根源，这增加了数百万美元的诊断、维修与芯片重新投片的成本。对于45纳米设计，半导体设计师需要制定一些方法，让他们为特定的制造影响以及布局和布线而将库优化。他们特别需要制定一些方法，在设计流程的尽可能早的时候，识别与预防物理和电学热点。

　　半导体制造商已经在采用Cadence高级节点方法学，用于这类单元优化。领先的电子与晶圆厂公司的设计师们，已经使用Cadence的电子DFM解决方案对其单元库进行分析与优化。在图3所示的方法中，他们已经从绘制好的设计中模拟了芯片形状(等高线)，从这些芯片形状中预测了晶体管的电流和三角电阻/电容，提取的晶体管参数对应于该绘定电流，并执行时序分析。在此流程中，Cadence Litho 物理分析器(Cadence Litho Physical Analyzer)使用一种快速、精确、由晶圆厂认可的模型来预测芯片等高线。该模型抓住了整个RET/OPC制造流程，包括重新定位、辅助功能插入、PSM和设计师指定工厂对象发布的OPC信息。另外一个Cadence产品，Cadence Litho 电气分析器(Cadence Litho Electrical Analyzer)，使用设计布局芯片等高线以及一个现有的电路网表，对电路网表的晶体管参数进行更新。

　　有一个例子，一家半导体制造商，使用其独家工艺的安全模型，在100平方毫米的全芯片CPU内核型设计上运行Litho物理分析器(Litho Physical Analyzer)，只用了一个晚上的时间，就在9种不同的工艺条件下模拟了硅、注入区与金属层的等高线。使用Litho电器分析器生成的SDF文件重新进行统计时序分析之后，生产商的工程团队发现了在芯片时序中形成边缘的其他关键路径，以及避免灾难性故障所需的校正。

　　图3 通过使用基于等高线的设计分析，以及提取精确值用于静态时序分析，工程师能够说明光刻带来的时序变化。

　　关于定制设计

　　对于定制设计(尤其是模拟)，高级节点的工艺变化与有害寄生效应日益扩大的影响，迫使人们从新的角度看待模拟设计方法。模拟设计工程师通常依靠确保极限状况下的设计性能为标准，来进行设计签收。然而，这种方法无法指明良品率或良品率余量, 比较新的模拟工具，例如Cadence Virtuoso Analog Design Environment GXL可以直接解决这些问题。Virtuoso Analog Design Environment GXL可以自动调整所有极限情况下的设计大小，同时还可以自动调整设计，使其在所有工艺变化的情况下，都可以实现良品率的最大化。

　　虽然寄生并不是定制设计师的一个新的考虑因素，但高级节点技术会大大提高寄生效应的总数，这是当今工程师需要防备的。在低于90纳米的设计工艺中，并不是总能够简单地添加许多保护环, 因为它们会占用太多空间。因此，就要留待设计师去搞清楚如何在布局之前将设计建好，让后布局设计和提取的等待时间最小化。通过利用Virtuoso Analog Design Environment GXL内的寄生重新模拟流程，设计师能够在布局之前侦测并预防寄生。从这项工作中获得的数据可以被保存，作为设计IP的一部分，这样当模块被重新使用时，就同时知道了寄生知识。这种方法刚开始时是设计师将重要网络隔离，并确认这些网络上的最大寄生公差。通过一系列的简单步骤，这些值可以被确认，并作为这些网络的“约束”被保存起来。现在，当布局工程师通过手动布线，或者使用Cadence Space-Based Router

　　[CDSI1]时，这些约束会帮助防止可能造成信号完整性问题的布线设计。在提取之后，设计师可以使用同样的流程分析二级网络，或者将寄生数据保存在库中，这样，在下一次该IP被使用时，就已经被很好地定性。

　　实现问题会因为将设计投产所需遵照的规则集而呈指数型增长。实现的一个关键部分就是布线。更多高级布线法，如Cadence Space-Based Router，能够自动或者互动的完成基于约束的布局。这种约束导向型设计方法学，让设计师可以根据性能或专门的结构，对物理设计进行调整。这种能力在高级工艺中的设计优化时是非常关键的，多个金属层被用于高速互联。逻辑设计师可以对关键网络进行标注，让专用于高性能互联的层实现自动布线。这使得手动预布线任务不再必要，这在过去的复杂微处理器设计中，通常需要好几个月的时间才能完成。

　　通过这种方法，物理设计解决方案可以实现“构造正确性”，因为与设计规则和约束有关的各种物理设计决定都与各种结构挂钩。不过，如果经验告诉他们需要有那么一点违例才能满足设计或制造目标，设计师也可以不考虑这些指导方针。通过将基于空间的布线技术应用到Virtuoso平台中，用户可以互动式的完成他们最复杂的布线任务，或者通过使用布线器中包含的自动化功能来完成。

　　对更复杂设计更快的验证

　　对于新兴的混合信号设计，传统的黑盒子方法不再有效。这些设计需要更长的模拟运行时间，而且其中大多数需要得出必要的结果，以便预测在高级制造工艺环境中的芯片性能。此外，种类越来越多的复合信号实现媒介的出现，让高效电路模拟的压力加大。现在，工程师必须要能够有效应对单芯片模拟IC、复合单SoC或者硅封装(SIP)设备等的设计实现。为了实现最高生产效率，电路设计师应该能够应用相同的工具、方法学和模型，避免应对不同工具环境可能造成的任何延迟。

　　Cadence Virtuoso Spectre 电路模拟器(Cadence Virtuoso Spectre Circuit Simulator)搭配turbo技术，让设计师可以在他们探索IC架构的过程中，加快数字、模拟和复合信号电路的详细验证，使用业界标准的Spectre电路模拟器，在方法学和模型上没有任何变化。这种方法可以缩短模拟设计验证时间，在精确性上没有损失，从而提高设计周期的吞吐量，并降低成本。Virtuoso Spectre 电路模拟器搭配turbo技术，可以将预布局作用电路的模拟运行速度提高2到10倍，将后布局、寄生主导的作用电路提高5到10倍。同样重要的是，这些速度优势对工程师来说，不需要漫长的掌握时间。

　　设计感知型制造

　　即便高级节点设计必须在设计初期及早解决制造影响，制造时必须通过掩模准备和硅分析确保设计目标保持不变。由于高级节点制造对芯片性能有巨大影响，在制造时要想改变物理设计的形状，必须要考虑到这些特定形状对设计性能的巨大影响。在Cadence高级节点设计(Cadence Advanced Node Design)解决方案等精密的环境中，制造工具依靠插入到开发过程中的约束数据来保持设计意图。

　　更新的工具通过更多的自动化机制来校正物理设计中的热点，将这些功能发展到新阶段。例如，Cadence优化工具可以读取光刻和CMP分析工具制造的数据，并自动修正布局中的热点。同时Cadence芯片优化器(Cadence Chip Optimizer)应用这种技术和金属层到SoC设计中，Virtuoso平台中的良品率优化应用这些技术到定制模块中。

　　这种良品率优化技术特别适合分级使用，优化“被推荐”规则的利用。目前为止，设计师对于有效应对被推荐的规则集没有多少选择。据图4所示规则组大小的爆炸性增加，使用传统工具的定制设计布局团队，仅在应对必要规则方面就面临着巨大的挑战。结果，布局工程师经常在创建物理设计时忽略被推荐的规则，导致良品率没有实现最优化。作为选择，工程师可能会挑选一些被推荐的规则，并强制性地考虑他们——这种方法通常牺牲了芯片面积与性能。其他方法仅提供了部分解决方案，试图应用手动方法或者简单的DRC式方法，在一些重要的标准模块中采用被推荐的规则。通过全面的Cadence良品率优化法，比起先前的其他方法，设计可以实现对被推荐规则更高的一致性。

　　核心设计规则数量

　　图4 为了让工厂使用当今的193纳米波长步进电机印刷45纳米功能，设计师在物理设计的过程中，必须遵照其创造的关于形状与间距的更多限制性规则。

　　从概念到推向消费者的最快途径

　　在半导体公司探索45纳米技术优势的过程中，设计师将会面临制造影响对设计性能越来越大的冲击。结合业界顶尖的定制与数字设计流程，Cadence高级节点设计(Cadence Advanced Node Design)解决方案提供了一种端到端的方法，提供同步的签收质量可制造性分析与实现。经过实际制造证明的Cadence，基于模型与规则的方法，迅速而全面地提供精确的结果，让设计师更加可靠地预测芯片性能，即便各种新的影响大大提升了高级节点IC设计的挑战。Cadence解决方案提供了一种完整的设计到制造的解决方案，囊括了开发、物理实现、签收和制造。使用这种环境，半导体公司可以加快复杂高级节点IC的量产时间。

　　[CDSI1]Cadence Space-Based Router