高速数字PCB板设计中的信号完整性解决办法

信号完整性问题不是由某一单一因素引起的，而是板级PCB设计中多种因素共同引起的，主要的信号完整性问题包括反射、振铃、地弹、串扰等，下面主要介绍串扰和反射的解决方法。

1、串扰分析

串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生不期望的电压噪声干扰。过大的串扰可能引起PCB上电路的误触发，导致系统无法正常工作。

由于串扰大小与线间距成反比，与线平行长度成正比。串扰随电路负载的变化而变化，对于相同拓扑结构和布线情况，负载越大，串扰越大。串扰与信号频率成正比，在数字电路中，信号的边沿变化对串扰的影响最大，边沿变化越快，串扰越大。针对以上这些串扰的特性，可以归纳为以下几种减小串扰的方法：

（1）在可能的情况下降低信号沿的变换速率

通过在器件选型的时候，在满足设计规范的同时应尽量选择慢速的器件，并且避免不同种类的信号混合使用，因为快速变换的信号对慢变换的信号有潜在的串扰危险。

（2）容性耦合和感性耦合产生的串扰随受干扰线路负载阻抗的增大而增大，所以减小负载可以减小耦合干扰的影响。

（3）在布线条件许可的情况下，尽量减小相邻传输线间的平行长度或者增大可能发生容性耦合导线之间的距离，如采用3W原则(走线间距离间隔必须是单一走线宽度的3倍或两个走线间的距离间隔必须大于单一走线宽度的2倍)。更有效的做法是在导线间用地线隔离。

（4）在相邻的信号线间插入一根地线也可以有效减小容性串扰，这根地线需要每1/4波长就接入地层。

（5）感性耦合较难抑制，要尽量降低回路数量，减小回路面积，信号回路避免共用同一段导线。

（6）相邻两层的信号层走线应垂直，尽量避免平行走线，减少层间的串扰。

（7）表层只有一个参考层面，表层布线的耦合比中间层要强，因此，对串扰比较敏感的信号尽量布在内层。

（8）通过端接，使传输线的远端和近端、终端阻抗与传输线匹配，可大大减少串扰和反射干扰。

2、反射分析

当信号在传输线上传播时，只要遇到了阻抗变化，就会发生反射，解决反射问题的主要方法是进行终端阻抗匹配。

（1）典型的传输线端接策略

在高速数字系统中，传输线上阻抗不匹配会引起信号反射，减少和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配，从而使源反射系数或负载反射系数为O。传输线的长度符合下列的条件应使用端接技术：L>tr/2tpd。式中，L为传输线长；tr为源端信号上升时间；tpd为传输线上每单位长度的负载传输延迟。

传输线的端接通常采用2种策略：使负载阻抗与传输线阻抗匹配，即并行端接；使源阻抗与传输线阻抗匹配，即串行端接。

①并行端接

并行端接主要是在尽量靠近负载端的位置接上拉或下拉阻抗，以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可以分为如图2所示的几种类型。

②串行端接

串行端接是通过在尽量靠近源端的位置串行插入一个电阻到传输线中来实现，串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗。这种策略通过使源端反射系数为零，从而抑制从负载反射回来的信号(负载端输入高阻，不吸收能量)再从源端反射回负载端。

（2）不同工艺器件的端接技术

阻抗匹配与端接技术方案随着互联长度、电路中逻辑器件系列的不同，也会有所不同。只有针对具体情况，使用正确、适当的端接方法才能有效地减少信号反射。一般来说，对于一个CMOS工艺的驱动源，其输出阻抗值较稳定且接近传输线的阻抗值，因此对于CMOS器件使用串行端接技术就会获得较好的效果；而TTL工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同，这时，使用并行戴维宁端接方案则是一个较好的策略；ECL器件一般都具有很低的输出阻抗，因此，在ECL电路的接收端使用一下拉端接电阻来吸收能量则是ECL电路的通用端接技术。当然上述方法也不是绝对的，具体电路上的差别、网络拓扑结构的选取、接收端的负载数量都是可以影响端接策略的因素，因此在高速电路中实施电路的端接方案时，需要根据具体情况来选取合适的端接方案，以获得最佳的端接效果。