PCB使用高速约束设计电子产品时需考虑的三个因素

PCB设计高速电子产品要面临诸多挑战，如PCI-Express、DDRx 和 Serial ATA 等高速总线需以数百兆赫至一千兆赫以上频率运行，因而时序裕度很小。

一、简介

精细的几何形状硅片会产生快速翻转率。另外，如今对更为小巧且更为便宜的产品的呼声日益高涨，这也导致了需要更为紧密的PCB 设计密度。要成功实施一项高速PCB设计，就必须考虑所有这些因素。在使用高速PCB设计约束创建电子产品时应考虑到三个主要方面：信号质量、时序和串扰。

1、信号质量包括可能损坏接收器或导致数据错误的过冲、振铃和非单调性。

2、为了确保在系统级别上的合规性，在PCB级别就应该严格分析时序，其中包括终止效力、接收器加载及走线阻抗和长度。

3、串扰，即走线叠加导致的多余噪音，会影响信号质量和时序。

通过分析这些方面，可以测试“假设分析”情境、建立布线约束并在 PCB设计中进行验证来确保符合的电气要求，从而提高产品的可靠性和质量。通过分析，还可以对走线长度、拓扑、间距和元件布局，以及PCB叠层、走线宽度和铜重量等约束项目做出合理判断。

二、信号质量

信号质量数字逻辑将数据简化为一连串的1和0，在实际系统中通过高低电压表示。要使接收器确定电压代表的是1还是0，电压必须高于或低于接收器的逻辑阈值。另外，电压不得超出接收器的限值，否则会损坏 接收器。正因为这两个要求，而产生了信号质量分析中的两个基础约束：振铃和过冲。

如果设计人员或工程师只将一个发射器连接到一个接收器，可以看到有振铃和过冲两种违规。波形显示负过冲超出 1V。其还会振铃回 0.8V（低逻辑阈值）。如果 PCB 内置有这一拓扑，数据流中就会发生错误，进而可能损坏接收器。

如果拓扑的长度明显降低，且远低于我们信号边缘的长度，则将大大简化接收器的波形。不过遗憾的是，此类长度通常是一英寸左右的量级，而这种量级在设计中不一定可行。

清理接收器信号的另一个方法是使用端接使驱动器和接收器的阻抗与电路板走线相符。这样可以控制造 成过冲和振铃违规的反射。端接还可提高拓扑长度的灵活性，因为PCB走线长度并不限于不合实际的最大长度，另外还可以获得更清晰的信号。

三、时序

PCB设计中的大部分长度约束乃根据时序需求制定。时序需求源于数据应以一定间隔“移入”接收器这一事实。如果系统需要数据，但却没有任何数据，则系统不会工作。

总线时序架构的类型主要有两种：共同时钟和源同步。因此会产生两种 Layout 约束：最小／最大长度和匹配长度。最小和最大延迟约束乃根据共同时钟总线架构创建。

其中一个示例便是PCI：数据通过共同时钟移出发射器，然后移入接收器。为确保数据不会过早出现或违 背保持时间要求，必须创建最小长度约束。同样，创建最大长度约束可确保数据不会过晚到达。这些约束并不只基于线路长度创建。接收器加载和信号质量问题等许多其他因素也可决定发送的数据在接收器上的有效时间，因此适当的信号分析对于正确计算这些长度来说至关重要。

匹配延迟约束则根据源同步总线制定。这些总线（如DDRx）随数据发送时钟信号或 “Strobe”，以便在接 收器上“移入”。这样就可以消除驱动器和接收器之间的复杂时序关系，且只需将 Strobe 与数据匹配即可。通常这些接口还存有其他问题，例如确定数据有效时间的信号质量。这些总线的主要时序约束是匹配延迟约束，随着总线速度或信号质量问题的增加而越加严格。

四、串扰

PCB设计Layout 的另一个重要约束即为走线间的间距，而这一约束则由信号间产生的串扰量决定。影响串扰的因素有很多，包括：驱动器翻转率、PCB叠层、走线间并行量以及走线间的间距。串扰会同时影响信号质量和时序，而给定网络上允许的串扰量可通过仿真确定。

串扰分析通常由一条“受扰”走线和两条“入侵”走线组成。可以纳入更多的入侵走线，但大多数情况下，95% 的串扰来自距离最近的两条走线。通过仿真中内置的驱动器、接收器和电路板叠层模型，可以修改走线间的间距，从而确定可接受的串扰水平。也可以修改并行走线的长度，并观察效果。此类分析的主要结果是走线间的间距规则。如果无法满足该间距规则，或 Layout 中允许更高的灵活性，则可采用更紧密的间距和最大并行约束创建规则。这样的一对约束可通过串扰分析创建，并且可根据需求的变更进行修改。