抄板中PCB设计注意事项

　　PCB板的物理设计都是最后一个环节，如果设计方法不当，PCB可能会辐射过多的电磁干扰，造成电源工作不稳定，以下针对各个步骤中所需注意的事项进行分析
　　一、从原理图到PCB的设计流程 建立元件参数－>输入原理网表->设计参数设置->手工布局->手工布线->验证设计－>复查->CAM输出。
　　二、参数设置相邻导线间距必须能满足电气安全要求，而且为了便于操作和生产，间距也应尽量宽些。最小间距至少要能适合承受的电压，在布线密度较低时，信号线的间距可适当地加大，对高、低电平悬殊的信号线应尽可能地短且加大间距，一般情况下将走线间距设为8mil。
　　焊盘内孔边缘到印制板边的距离要大于1mm，这样可以避免加工时导致焊盘缺损。当与焊盘连接的走线较细时，要将焊盘与走线之间的连接设计成水滴状，这样的好处是焊盘不容易起皮，而是走线与焊盘不易断开。
　　三、元器件布局实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子设备的可靠性产生不利影响。例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声；由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，因此，在设计印制电路板的时候，应注意采用正确的方法。
　　而电子技术的发展日新月异，而这种变化的根源，主要一个因素来自芯片技术的进步。半导体工艺日趋物理极限，现已达到深亚微米水平，超大规模电路成为芯片发展主流。而这种工艺和规模的变化又带来了许多新的电子设计瓶颈，遍及整个电子业。板级设计也受到了很大的冲击，最明显的一个变化是芯片封装的种类极大丰富，如BGA，TQFP，PLCC等封装类型的涌现；其次，高密度引脚封装及小型化封装成为一种时尚，以期实现整机产品小型化，如：MCM技术的广泛应用。另外，芯片工作频率的提高，使系统工作频率的提高成为可能。而这些变化必然给板级设计带来许多问题和挑战。首先，由于高密度引脚及引脚尺寸日趋物理极限，导致低的布通率；其次，由于系统时钟频率的提高，引起的时序及信号完整性问题；第三，工程师希望能在PC平台上用更好的工具完成复杂的高性能的设计。由此，我们不难看出，PCB板设计有以下三种趋势：
　　· 高速数字电路（即高时钟频率及快速边沿）的设计成为主流。
　　· 产品小型化及高性能必须面对在同一块板上由于混合信号设计技术（即数字、模拟及射频混合设计）所带来的分布效应问题。
　　· 设计难度的提高，导致传统的设计流程及设计方法，以及PC上的CAD工具很难胜任当前的技术挑战，因此，EDA软件工具平台从UNIX转移到NT平台成为业界公认的一种趋势。
　　高速数字系统PCB板解决方案
　　一般情况下，当信号的互连延迟大于边沿信号翻转阀值时间的20%时，板上的信号导线就会显示出传输线效应，即联机不再是显示集总参数的单纯的导线性能，而是呈现分布参数效应，这种设计即为高速设计。在高速数字系统设计中，设计者必须解决由寄生参数所导致的错误翻转及信号失真问题－实时序和信号完整性问题。目前这也是高速电路设计者必须解决的瓶颈问题。
　　传统的物理规则驱动
　　我们可以发现在传统的高速电路设计中，电气规则设定和物理规则设定是分开的。这就带来了以下的缺陷：
　　· 在设计早期工程师不得不花费很多精力进行详尽的前后端（即，逻辑建立－物理实现）分析，以规划出满足电气需求的物理布线策略。
　　·高速效应是一个复杂的课题，不能简单的通过布线长度及并行线的控制达到预期的效果。
　　· 设计者必然会面对这样的困境，带有假像成分的物理规则在实际布线中根本不适用，他不得不反复进行规则修改，使其具有实用价值。
　　· 当布线完成之后，可以用后验证工具进行分析。但如果发现问题，工程师必须返回到设计中，进行结构或规则的调整。这是一个循环的冗余过程。必然会影响产品上市时间。
　　· 当设计中仅有几根或几十根关键线网时，物理规则驱动可以很好的完成设计任务；但当设计中几百根，甚至几千根线网时，物理规则驱动的方法就根本无法胜任设计任务。 电子技术的发展呼唤新方法、新工具出现，来解决设计面临的瓶颈问题。为解决物理规则驱动高速设计的缺陷，业界从事高速数字电路设计EDA工具研发的有识之士，在三年前提出了实时电气规则驱动物理布局布线的构想，从设计思想上对高速数字设计流程进行了改革。
　　全新的电气规则驱动：互连综合
　　· 互联综合是实时电气规则驱动方法的一个典型术语，即在物理布局布线过程中，互联综合器实时根据电气规则约束条件，进行分析，提取出满足设计者要求的布线策略，使设计一次通过成功。这种方法通过互联综合将电气需求和物理实现精确的集成起来，从根本上消除物理规则驱动方法的缺陷。 互联综合流程如下：

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