电路板可测性设计中边界扫描技术的应用

　　在现代的电路可测性设计(design-for-testability，DFT)中，边界扫描技术的应用使得电路板上需要的测试节点数目减少，用于测试夹具的费用减少，比传统的ICT测试节省了时间，缩短了产品推向市场的周期。另外，边界扫描也支持CPLD、FPGA和Flash的在线编程(ISP)，但事实上真正考虑到边界扫描测试的电路设计并不普遍。本文以对一个目标板所作的测试工作为例，探讨了在把边界扫描机制引入电路设计的前提下，如何增加板级互连的故障诊断覆盖率。

　　1、边界扫描机制的引入

　　边界扫描技术的基本思想是在芯片管脚和内部逻辑之间增加了串联在一起的移位寄存器组，在边界扫描测试模式下，寄存器单元在相应的指令下控制引脚状态，从而对外部互连及内部逻辑进行测试。边界扫描结构定义了4个基本硬件单元：测试存取口(TAP)、TAP控制器、指令寄存器和测试数据寄存器组。其中，TAP一般包括4条测试总线：测试数据输入总线(TDI)、测试数据输出总线(TDO)、测试模式选择总线(TMS)和测试时钟输入总线(TCK)。还有一个可选择的测试复位输入端(TRST*)。FAP控制器是边界扫描的核心部分，整个测试逻辑都是由它按一定顺序调用的。在测试时钟TCK的作用下，从TDI加入的数据可以在移位寄存器链中移动进行扫描。

　　目标板是一个中央资源板子系统，其结构如图1所示。主要作用是为数字通道子系统提供精确的时序信息，为数字通道板之间提供定时和控制信号，分析处理数字通道子系统和探笔子系统返回的数据。该电路板上有4个边界扫描器件：EPLD(EPM7256AETC144)、FPGA(EP1S25F780)、Flash EPROM(EPC8)和DSP(TMS320C6203B)。

　　1c

　　在电路设计时，引入边界扫描结构首要考虑的问题就是尽可能地选择符合IEEE 1149.1标准的器件。目前大部分VLSI器件都带边界扫描结构，而对于小型芯片，在实现的功能相同的前提下，要尽量选用符合IEEE 1149.1标准的。

　　在此目标板上，我们将Flash EPROM(N30)、DSP(N31)、EPLD(N14)和FPGA(N24)依次连接起来，成为一个完整的扫描链路。TAP控制信号(TCK、TMS、TRST*)并联，前一器件的TDO和后一器件的TDI依次连接成链。其中只有DSP有TRST*信号。对于TRST*信号，因为它是低电平有效，若在器件内部或者电路板上已经上拉，则在测试时可以不加以控制。而在该目标板的DSP内部此引脚处于下拉状态，为使其进人边界扫描状态，必须外加激励信号，因此本文把它单独引出来。如图2所示。

　　2c

　　为保证信号的完整性，本文对来自测试装置的主TAP控制信号进行了缓冲处理，同时用上拉电阻将TDI、TMS信号拉至逻辑1状态，将TCK下拉接地。另外，在最后一个器件的TDO和被测板的TDO端口之间放置一个20 Ω的电阻以衰减反射。缓冲器类型的选用要参考电路板上器件的电平类型。如图3所示，被测板上边界扫描器件工作电压为3.3 V，本文选用的缓冲器SN74LV244的工作电压为2.7 V～5.5 V，可以满足需要。

　　3c

　　这样做可以解决测试装置和被测板之间的阻抗不匹配及提升TCK的速度，可增加测试装置和被测板之间电缆的长度，也使得在测试装置和被测板间的电缆没有连接的情况下，功能模式和测试模式时信号可以保持安全状态。

　　复杂数字电路板的可测试性设计是电路和器件设计领域研究的重要课题。本文介绍了通过在复杂数字电路板中设计和利用器件的边界扫描结构，提高电路板的可测试性，及通过增加边界扫描器件对非边界扫描器件的可控制性与可观测性，获得更高的故障诊断覆盖率的方法。

　　边界扫描技术实现了可测性设计的一次变革，但它并不能解决所有的可测性问题。边界扫描的长处在于器件引脚之间的互连测试。由于TCK速度的限制，边界扫描对于器件内部的动态故障显得无能为力。而自建内测试技术(BIST)则是针对器件功能性测试的。把BIST结构置入芯片内，结合IEEE 1149.1中可选择的RUNBIST指令可以达到高的故障覆盖率。因此，要全方位地对故障类型进行考虑，利用现有的DFT技术，混合采用传统的ICT，取长补短，才能更好地解决DFT问题，当代的ICT设备，大多也都支持边界扫描测试。