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高速PCB设计中串音的控制(二)
4、 串音消除
从实践观点出发,最重要的问题是如何去除串音。当串音会影响电路特性时,你该怎麽办?
你可以采取以下两种策略。一种方法是改变一个或多个影响耦合的几何参量,例如:线路长度、线路之间的距离、电路板的分层位置。另一种方法是利用终端,将单线改成多路耦合线。合理的设计,多线终端能够取消大部分串音。
5、 线路长度
很多设计者认为缩短线路长度是降低串音的关键。事实上,几乎所有电路设计软件都提供了最大并行线路的长度控制功能。不幸的是,仅改变几何数值,是很难降低串音的。因为前向串音受耦合长度影响,所以当你缩短没有耦合关系的线路长度时,串音几乎没有减少。再者,如果耦合长度超过驱动芯片下降或上升时延,耦合长度和前向串音的线性关系会到达一个饱和值,这时,缩短已经很长的耦合线路对减少串音影响甚小。
一个合理的方法是扩大耦合线路间的距离。几乎在所有情况下,分离耦合线路能够大大降低串音干扰。实践证明,後向串音幅值大致和耦合线路间的距离的平方成反比,即:如果你将这个距离增加一倍,串音降低四分之叁。当後向串音占主要地位时,这个效果更加明显。
6、隔离难度
要增大耦合线路间的距离并不是很容易的。如果你的布线非常密,你必须花很多精力才能降低布线密度。如果你担心串音干扰,你可以增加一或二个隔离层。如果你必须扩大线路或网络间的距离,那麽你最好拥有一个便於操作的软件。线路宽度和厚度同样影响串音干扰,但是其影响远小於线路的距离因素。所以,一般很少调整这两个参量。
因为电路板的绝缘材料存在介电常数,也会产生线路间的耦合电容,所以降低介电常数也可减少串音干扰。这个效果并不很明显,特别是微带电路部分介电质已经是空气了。更重要的是,改变介电常数并不那麽容易,特别是在昂贵的设备中。一个变通的办法是采用较贵的材料,而不是 FR-4。
介电质厚度,很大长度上影响了串音干扰。一般的,使布线层靠近电源层(Vcc或地),能够降低串音干扰。改善效果的精确数值需要通过仿真来确定。
7、分层因素
一些印刷电路板设计者仍然不注意分层方法,这在高速电路设计中是个重大失误。分层不但影响传输线的性能,例如:阻抗、延迟和耦合,而且电路工作易於失常,甚至改变。例如,通过减少5mil 的介电质厚度来降低串音干扰,这是不可以的,虽然在成本和工艺上都能做到。
另外一个容易忽略的因素是层的选择。很多时候,前向串音是微带电路中的主要串音干扰。但是,如果设计合理,布线层位於两个电源层之间,这样就很好地平衡了容性耦合和感性耦合,具有较低幅值的後向串音便成为主要因素。所以,仿真时你必须注意,是哪种串音干扰占主要地位。
布线和芯片的位置关系对串音也有影响。因为後向串音到达接收芯片後反射到驱动芯片,所以驱动芯片的位置和性能是非常重要的。因为拓扑结构的复杂性,反射及其它因素,所以很难解释串音主要受谁影响。如果有多种拓扑结构供选择,最好通过仿真来确定哪种结构对串音影响最小。
一个可能减少串音的非几何因素是驱动芯片本身的技术指标。一般原则是,选择切换时间长的驱动芯片,以减少串音干扰(解决很多其它由於高速引起的问题也如此)。即使串音不严格地和切换时间成正比,降低切换时间仍然会产生重大影响。许多时候,你对驱动芯片技术无法选择,你只能改变几何参量来达到目的。通过终端降低串音。
众所周知,一根独立、无耦合传输线的终端连接匹配阻抗,它就不会产生反射。现在考虑一系列耦合的传输线,例如,叁根互相有串音的传输线,或一对耦合传输线。如果利用电路分析软件,可以导出一对矩阵,分别表示传输线本身和相互间的电容和电感。例如,叁根传输线可能有下列的 C 和L矩阵:
在这些矩阵中,对角线元素是传输线自身值,非对角线元素是传输线相互间的值。(注意它们是用每单位长度的 pF 和 nH 来表示的)。可以用精良的电磁场测试仪来确定这些值。
可以看出,每一组传输线也有一个特徵阻抗矩阵。在这个 Z0矩阵中,对角线元素表示传输线对地线的阻抗值,非对角线元素是传输线耦合值。
对於一组传输线,与单根传输线类似,如果终端是与 Z0匹配的阻抗阵,它的矩阵几乎是相同的。所需的阻抗不必是 Z0中的值,只要组成的阻抗网络与 Z0匹配就行。阻抗阵中不仅包括传输线对地的阻抗,而且包括传输线之间的阻抗。
这样的一个阻抗阵具有良好的性质。首先它可以阻止非耦合线中串音的反射。更重要的是,它可以消除已经形成的串音。
8、致命武器
可惜的是,这样一个终端是昂贵的,而且是不可能理想实现的,因为一些传输线之间的耦合阻抗太小了,会导致大电流流入驱动芯片。传输线和地之间的阻抗也不能太大以致於不能驱动芯片。如果存在这些问题,而你还打算利用这类终端,加几个交流耦合电容试试看。
尽管实现中存在一些困难,阻抗阵列终端仍是对付信号反射和串音的致命武器,特别对於恶劣情况。在其它环境下,它可能起作用,也可能不起作用,但仍不失为一种值得推荐的方法。(完)
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