高速PCB设计中信号完整性分析（三）

５、串扰

在PCB设计中，串扰问题是另一个值得关注的问题。下图中显示出在一个ＰＣＢ中相邻的三对并排信号线间的串扰区域及关联的电磁区。当信号线间的间隔太小时，信号线间的电磁区将相互影响，从而导致信号的恶化，这就是串扰。

串扰可以通过增加信号线间距解决。然而，PCB 设计者通常受制于日益紧缩的布线空间和狭窄的信号线间距；由于在设计中没有更多的选择，从而不可避免的在设计中引入一些串扰问题。显然，PCB 设计者需要一定的管理串扰问题的能力。

这些年出了许多可靠间距的相关规则。而一个通常业界认可的规则是 3W 规则，即相邻信号线间距至少应为信号线宽度的3倍。然而，实际中可接受的信号线间距依赖于实际的应用、工作环境及设计冗余等因素。信号线间距从一种情况转变成另一种以及每次的计算。因此，当串扰问题不可避免时，就应该对串扰定量化。这都可以通过计算机仿真技术表示。利用仿真器，设计者可以决定信号完整性效果和评估系统的串扰影响效果。

６、电源退耦

电源退耦是现在数字电路设计中标准惯例， 在此提及将有助于减少电源线上噪声问题。一个干净的电源对设计一个高性能电路至关重要。迭加在电源上的高频噪声将会对相邻的每个数字设备都会带来问题。 典型的噪声来源于地弹、信号辐射或者数字器件自身。 最简单的解决电源噪声方式是利用电容对地上的高频噪声退耦。 理想的退耦电容为高频噪声提供了一条对地的低阻通路，从而清除了电源噪声。

依据实际应用选择退耦电容， 大多数的设计者会选择表贴电容在尽可能靠近电源引脚，而容值应大到足够为可预见的电源噪声提供一条低阻对地通路。采用退耦电容通常会遇到的问题是不能将退耦电容简单的当成电容。 有以下几种情况：

a、 电容的封装会导致寄生电感；

b、 电容会带来一些等效电阻；

c、 在电源引脚和退耦电容间的导线会带来一些等效电感；

d、 在地引脚和地平面间的导线会带来一些等效电感；

由此而引发的效应：

a、 电容将会对特定的频率引发共振效应和由其产生的网络阻抗对相邻频段的信号造成更大的影响；

b、 等效电阻（ESR）还将影响对高速噪声退耦所形成的低阻通路；

以下总结了由此对一个数字设计者产生的效应：

a、 从器件上 Vcc 和 GND引脚引出的引线需要被当作小的电感。 因此建议在设计中尽可能使 Vcc 和 GND的引线短而粗。

b、 选择低 ESR效应的电容，这有助于提高对电源的退耦；

c、 选择小封装电容器件将会减少封装电感。改换更小封装的器件将导致温度特性的变化。因此在选择一个小封装电容后，需要调整设计中器件的布局。在设计中，用 Y5V型号的电容替换 X7R 型号的电容器件，可保证更小的封装和更低的等效电感，但同时也会为保证高的温度特性花费更多的器件成本。 在设计中还应考虑用大容量电容对低频噪声的退耦。采用分离的电解电容和钽电容可以很好的提高器件的性价比。

７、总结：

信号完整性是贯穿于高速数字电路设计中的最重要的问题之一； 在此将列出几点在数字电路设计中保证信号完整性的建议：

a、 对灵敏元件实施对噪声器件的物理隔离；

b、 阻抗控制、反射和信号终端匹配；

c、 用连续的电源和地平面层；

d、 布线中尽量避免采用直角；

e、 差分对布线长度相等；

f、 高速电路设计中应考虑串扰问题；

g、 电源退耦问题；

很好了掌握以上提到的数字电路设计中的问题，可以帮助数字电路设计者能在电路设计的早期尽可能多地发现一些电路设计中潜在的问题。