电路板设计阻抗控制讲解（二）

将上文四种型式的参数，整理如下

单端讯号多半会用Coplanar结构计算，因为与GND的间距，会影响阻抗。而差分讯号与 GND的间距，对阻抗影响不大，反而是差分线间距影响较大，所以单端讯号的S是与 GND的间距，而差分讯号的S是差分线间距。

至于线宽，因为制程缘故，所以洗出来会变梯型，而一般说的线宽，是指 W1，而 W多半以下式估算阻抗

W = W1 - 1

要注意的是，上式用的单位为 mil，而一般计算阻抗时，也多半用mil 。

在此我们利用10层板 Any layer来作阻抗控制例子

计算结果如下：

其中 S 是 signal所走层面，而 G是 GND参考层，另外，单端讯号用的介电常数值，与差分讯号用的介电常数值不同，要特别注意。虽然影响阻抗的因素有许多，但是 RF 工程师能控制的，只有 H, H1, W1, S 这四项，其它都取决于PCB厂，因此我们把这四个变量整理如下：

Q 既然10层板，为何只走表层跟第六层 而不走其它层 

A. 这是阻抗计算出来的结果，假设如果走第二层，且单端讯号要 50奥姆，差分讯号要 100奥姆，则线宽只有 1.6mil，由[2]可知，线宽太细，容易有阻抗误差与 Insertion Loss(IL)过大的缺点。阻抗误差如下式：

因为 PCB厂的制程能力，一般来说会有正负 0.5mil的线宽误差，因此，若线宽过细，则可能会阻抗误差过大，导致每片 PCB的阻抗都不同。至于损耗过大，若是 Tx的 Trace，会导致 power过小，若硬要以加大 DAC方式来达成 Target power，则可能会因 PA的 input power过大，而产生许多非线性效应，例如 Harmonics, IMD……等[3]。

若是 Rx的 Trace 线宽过细，则会导致 Sensitivity不好。因为由[3]可知，当IL 提升 1dBm,  则 NF 也会多加 1，则 Sensitivity便会衰减 1dBm。

Q. 为何单端/差分讯号在第六层的计算阻抗，并非理想的 50 奥姆/100 奥姆

A. 也是线宽考虑，虽然第六层的H1比其他层较大，2.5mil，而在阻抗不变情况下，H1加大可有较大线宽，但 50奥姆的计算结果，为 1.7mil，比第二层的50奥姆 1.6mil，只多了 1mil。还是太细，因此只好牺牲一点阻抗，来拓宽线宽。

Q. 线宽跟阻抗的上下限为何

A. 线宽最好有 3mil以上，2.3mil是最下限，极度不建议线宽小于 2.3mil。至于阻抗，大概可以有正负15%的范围，以单端讯号而言，范围是42.5奥姆~ 57.5奥姆，而以差分讯号而言，范围是 85奥姆  ~ 115奥姆。只要阻抗在范围内，尽可能拓宽线宽，因为阻抗偏掉，可以靠匹配调回来，但若 Insertion Loss过大，则几乎无补救机制，因此两害相权取一轻情况下，宁可牺牲一点阻抗，来拓宽线宽。

Q. 那为何不走其它层，然后也靠牺牲阻抗的方式，来拓宽线宽

A.  以手机寸土寸金的空间考虑，Main GND顶多只会有两层，以 10层板而言，Main GND会设计在第五层跟第七层，因此若要得到良好的 Shielding效果，只能走第六层，若走第二层或第三层，一来会有其它数字或电源 Trace，受干扰机会加大，二来是第二层或第三层上下两层的GND，多半是支离破碎，不会像第五层跟第七层的 Main GND那样完整，因此若以 Shielding效果考量，走第六层会比其他内层来得好。

Q.  那可否以不牺牲阻抗的方式，来拓展线宽

A.  有三种方式：走表层, 把 S 加大,  挖空。由前面表格得知，走表层可不牺牲阻抗，又可有较宽线宽，但走表层易受干扰，因此当 Trace 过长的情况下，还是要走内层来避免干扰[3]。而 S 加大，确实可以在不牺牲阻抗的方式，来拓展线宽，但会有极限。

不挖空的情况下，单端讯号的 S，6mil以上就不会再改变阻抗了。而差分讯号的S，10mil以上就不会再改变阻抗了。特别是差分讯号，由[4]可知，间距若过大，会削弱抗干扰的能力，因此 S 也不宜过大，一来是避免占据过多 Layout 空间，二来是避免削弱差分讯号抗干扰的能力。

至于挖空，也是方法之一，尤其由[2]可知，若 Trace 与参考层过近，会有寄生效应，因此挖空，不但可在不牺牲阻抗情况下拓展线宽，同时也可避免寄生效应。但是挖空会占据空间，挖越多占据越多空间，因此建议一开始走线时，先不要挖空，等所有 RF/BB的线都已走完，确定有多余空间，再来挖空。