高速PCB设计仿真讲座二十八

4.4 时钟信号的说明

对于时钟信号，从时钟信号本身来说是一种异步信号，因此我们最关心的是时钟信号的信号完整性问题，但它又是其它数据信号的同步源，数据信号的时序以时钟信号为基准，有时仅仅靠数据信号的延时控制，往往很难作到时序的完全满足，尤其是对于源同步双向数据信号。因此我们对时钟信号有时也有一个时序延时控制问题。时钟仿真中除了输出缓冲器模型的 DelayMeasurement标签需要设置外，通常在输入缓冲器模型 Input Section标签中 Logic Thresholds  的High和 low设置成同一个值，即输入信号测量参考电压值，如图 4－14 所示（图中把 High 设成比 Low略大，是由于设成完全一样时软件无法自动测量） 。

时钟信号仿真结束后，就能得到前面表中提到的 Tclk_ft_fast 和 Tclk_ft_slow值，Tclk_ft_fast 由仿真结果中的 fast值决定，Tclk_ft_slow由仿真结果中的 slow值决定。

图 4－14    设置时钟信号的逻辑门限值