PCB设计中怎样合理选择电容组合

前面我们提到过，瞬态电流的变化相当于阶跃信号，具有很宽的频谱。因而，要对这一电流需求补偿，就必须在很宽的频率范围内提供足够低的电源阻抗。但是，不同电容的有效频率范围不同，这和电容的谐振频率有关（严格来说应该是安装后的谐振频率），有效频率范围（电容能提供足够低阻抗的频率范围）是谐振点附近一小段频率。因此要在很宽的频率范围内提供足够低的电源阻抗，就需要很多不同电容的组合。

你可能会说，只用一个容值，只要并联电容数量足够多，也能达到同样低的阻抗。的确如此，但是在实际应用中你可以算一下，多数时候，所需要的电容数量很大。真要这样做的话，可能你的电路板上密密麻麻的全是电容。既不专业，也没必要。

选择电容组合，要考虑的问题很多，比如选什么封装、什么材质、多大的容值、容值的间隔多大、主时钟频率及其各次谐波频率是多少、信号上升时间等等，这需要根据具体的设计来专门设计。

通常，用钽电容或电解电容来进行板级低频段去耦。电容量的计算方法前面讲过了，需要提醒一点的是，最好用几个或多个电容并联以减小等效串联电感。这两种电容的 Q 值很低，频率选择性不强，非常适合板级滤波。

高频小电容的选择有些麻烦，需要分频段计算。可以把需要去耦的频率范围分成几段，每一段单独计算，用多个相同容值电容并联达到阻抗要求，不同频段选择的不同的电容值。但这种方法中，频率段的划分要根据计算的结果不断调整。

一般划分 3到 4 个频段就可以了，这样需要 3到 4 个容值等级。实际上，选择的容值等级越多，阻抗特性越平坦，但是没必要用非常多的容值等级，阻抗的平坦当然好，但是我们的最终目标是总阻抗小于目标阻抗，只要能满足这个要求就行。

在某个等级中到底选择那个容值，还要看系统时钟频率。前面讲过，电容的并联存在反谐振，设计时要注意，尽量不要让时钟频率的各次谐波落在反谐振频率附近。比如在零点几微法等级上选择 0.47、0.22、0.1 还是其他值，要计算以下安装后的谐振频率再来定。

还有一点要注意，容值的等级不要超过 10 倍。比如你可以选类似 0.1、0.01 、0.001这样的组合。 因为这样可以有效控制反谐振点阻抗的幅度， 间隔太大， 会使反谐振点阻抗很大。当然这不是绝对的，最好用软件看一下，最终目标是反谐振点阻抗能满足要求。

高频小电容的选择，要想得到最优组合，是一个反复迭代寻找最优解的过程。最好的办法就是先粗略计算一下大致的组合，然后用电源完整性仿真软件做仿真，再做局部调整，能满足目标阻抗要求即可，这样直观方便，而且控制反谐振点比较容易。而且可以把电源平面的电容也加进来，联合设计。

图 1 是一个电容组合的例子。这个组合中使用的电容为： 2 个680uF钽电容， 7 个 2.2uF陶瓷电容（0805 封装） ，13 个0.22uF陶瓷电容（0603 封装） ，26 个0.022uF陶瓷电容（0402封装） 。图中，上部平坦的曲线是 680uF电容的阻抗曲线，其他三个容值的曲线为图中的三个 V字型曲线，从左到右一次为 2.2uF、0.22uF、0.022uF。总的阻抗曲线为图中底部的粗包络线。

这个组合实现了在 500kHz 到 150MHz 范围内保持电源阻抗在 33 毫欧以下。 到 500MHz频率点处，阻抗上升到 110 毫欧。从图中可见，反谐振点的阻抗控制得很低。

小电容的介质一般常规设计中都选则陶瓷电容。NP0 介质电容的 ESR 要低得多，对于有更严格阻抗控制的局部可以使用，但是注意这种电容的 Q 值很高，可能引起严重的高频振铃，使用时要注意。

封装的选择，只要加工能力允许，当然越小越好，这样可以得到更低的 ESL，也可以留出更多的布线空间。但不同封装，电容谐振频率点不同，容值范围也不同，可能影响到最终的电容数量。因此，电容封装尺寸、容值要联合考虑。总之最终目标是，用最少的电容达到目标阻抗要求，减轻安装和布线的压力。