高速PCB板设计技术九

时间区域上的同样信息由图 24 表示。图的顶部表示源；图的底部表示负载端信号。注意，经过 5个完全的循环，信号的强度才衰减到输入极限以下。传输延迟从 2ns/ft到 5ns/ft。当t PD＝3ns/ft 而且线长 6 英寸的时候，线的延迟就是 1.5ns。信号在从源传输后 13.5ns内都可以被认为是正确有效的。

图 24  时域上反射信号的表示：a)在源端 b)在负载端

图 25  终端匹配电阻的终接方式

上面例子里面讲的反射量对于大多数系统来说可能都太大了。必须采用某种技术来消除， 至少要减小反射。由于Z l =Z0 的时候反射就被消除，所以使得Z l =Z0非常必要。

要理解这些，必须要了解 PAL 设备的输入输出阻抗的特性。如前文提到的，输入阻抗比较高，当 CMOS 在 10kW 范围内时，双极（bipolar）就在 10kW 范围内。输出设备则一般有比较小的阻抗。

有两种中断方案：将 L Z 减小到Z0  以消除反射；或者将 Zs 增大到 Z0 以消除二次反射。在负载端并联一个电阻可以减小 ZL ——并联终端； 将源串联一个电阻可以增大Zs ——串联终端。

并联终端如图 25a。由于大多数设备的输入阻抗很高，Rl 可以做的与Z0 相等。

这样的设计方案有一个缺点：电流损耗（current drain）在高输出（HIGH-output）状态下很高。对一个 50Ω的终端，损耗可能会高达 48mA。大多数驱动器的额定电流是

I oh ＝3.2mA。很显然，这已经超出了设备可以承受并提供足够的Voh的水平。

终端 Vcc 会有所帮助，因为一般来说，I OL 比I OH 高一些。但是，大多数为板极应用设计的 CMOS设备 （CMOS devices designed for board-level applications） 的驱动器额定电流IOL为 24mA或者更小。这仍然不足以提供足够的电流来支持一条低阻抗传输线需要的V OL 。如图 25b 使用 2 个电阻可以有效减小电流。这两个电阻分压，得到的 thevenin 电压为：

得到的 thevenin 电阻为：

尽管这是个不错的解决方案， 由于电阻放在 Vcc和地线之间， 所以电源供电电流比较高。  另外一个降低负载电流的方案是将电阻放在V OH 与V OL 之间的正电压之间（图 25c） 。从3v到 5v 流经一个 50w的电阻的电流，会比流经同一个电阻,但是从 3v 流到地线的电流小得多。这样不会给信号带来任何问题，因为 DC 的参考电压是 AC 地线。但是，找到一个可以飞快从 sinking 电流切换到 sourcing电流， 切换速度快得可以来得及回应传输 （respond to the transitions）的终端电压源，是很困难的。