关于高速PCB串扰问题

　　随着电子产品功能的日益复杂和性能的提高，印刷电路板的密度和其相关器件的频率都不断攀升，保持并提高系统的速度与性能成为设计者面前的一个重要课题。信号频率变高，边沿变陡，印刷电路板的尺寸变小，布线密度加大等都使得串扰在高速PCB设计中的影响显著增加。串扰问题是客观存在，但超过一定的界限可能引起电路的误触发，导致系统无法正常工作。设计者必须了解串扰产生的机理，并且在设计中应用恰当的方法，使串扰产生的负面影响最小化。
　　串扰是指当信号在传输线上传播时，相邻信号之间由于电磁场的相互耦合而产生的不期望的噪声电压信号，即能量由一条线耦合到另一条线上。
　　分布式耦合电容的耦合机制和分布式电感耦合相类似，区别在于耦合的极性。互容耦合的前向和后向干扰能量的极性都是正的。
　　远端串扰总噪声由于容性和感性耦合的极性关系而相互消减，即远端串扰是可以消除的。在PCB布线中，带状线(Stripline) 电路更能够显示感性和容性耦合之间很好的平衡，其前向耦合能量极小；而对于微带线(Microstfip)，与串扰相关的电场大部分穿过的是空气，而不是其它的绝缘材料，因此容性串扰比感性串扰小，导致其前向耦合是一个小的负数。这也就是通常设计中，常忽略远端串扰的干扰，而较着重于近端串扰改善的原因。
　　互感与互容的大小影响着串扰的大小，从而等价地改变传输线特征阻抗与传播速度。同样，传输线的几何形状在很大程度上影响着互感与互容的变化，因此传输线本身的特征阻抗对这些参数也有影响。在同一介质中，相对低阻抗的传输线与参考平面(地平面)间的耦合更加强烈，相对地与邻近传输线的耦合就会弱一些，因而低阻抗传输线对串扰引起的阻抗变化更小一些。
　　在高速、高密度PCB设计中一般提供一个完整的接地平面，从而使每条信号线基本上只和它最近的信号线相互影响，来自其它较远信号线的交叉耦合是可以忽略的。尽管如此，在模拟系统中，大功率信号穿过低电平输入信号或当信号电压较高的元件(如TTL)与信号电压较低的元件(如ECL)接近时，都需要非常高的抗串扰能力。
　　信号串扰是高速设计所面临的信号完整性问题中一个重要内容，由串扰引起的数字电路功能错误是最常见的一种。
　　串扰在高速高密度的PCB设计中普遍存在，串扰对系统的影响一般都是负面的。为减少串扰，最基本的就是让干扰源网络与被干扰网络之间的耦合越小越好。在高密度复杂PCB设计中完全避免串扰是不可能的，但在系统设计中设计者应该在考虑不影响系统其它性能的情况下，选择适当的方法来力求串扰的最小化。结合上面的分析，解决串扰问题主要从以下几个方面考虑：
　　在布线条件允许的条件下，尽可能拉大传输线间的距离；或者尽可能地减少相邻传输线间的平行长度(累积平行长度)，最好是在不同层间走线。
　　相邻两层的信号层(无平面层隔离)走线方向应该垂直，尽量避免平行走线以减少层间的串扰。
　　在确保信号时序的情况下，尽可能选择转换速度低的器件，使电场与磁场的变化速率变慢，从而降低串扰。
　　在设计层叠时，在满足特征阻抗的条件下，应使布线层与参考平面(电源或地平面)间的介质层尽可能薄，因而加大了传输线与参考平面间的耦合度，减少相邻传输线的耦合。
　　由于表层只有一个参考平面，表层布线的电场耦合比中间层的要强，因而对串扰较敏感的信号线尽量布在内层。
　　通过端接，使传输线的远端和近端终端阻抗与传输线匹配，可大大减小串扰的幅度。