- 易迪拓培训,专注于微波、射频、天线设计工程师的培养
EMC出问题了，去测试发现在133M.具体看里面内容
录入：edatop.com 点击：
大家好,我们公司现在在弄机顶盒,去做EMC发现如图报告:
我都觉得应该是DDR的时钟产生的,但我不太懂到底是怎么耦合出来的呢,
我自己用频谱仪测试的时候,发现最高点并不在DDR时钟CLK那边,而是视频输出那边,我觉得是不是主芯片产生133M时钟,耦合到内部的D/A通过模拟的视频输出了?
请大家帮帮我！
还有最好能提供些常用的屏蔽材料啥的呵呵,
我都觉得应该是DDR的时钟产生的,但我不太懂到底是怎么耦合出来的呢,
我自己用频谱仪测试的时候,发现最高点并不在DDR时钟CLK那边,而是视频输出那边,我觉得是不是主芯片产生133M时钟,耦合到内部的D/A通过模拟的视频输出了?
请大家帮帮我！
还有最好能提供些常用的屏蔽材料啥的呵呵,
图片上传一下刚才怎么没了
怎么没人理我的问题呢???//
能否确定是什么样的信号，展频信号还是单点的信号。
如果是展频的话基本可以确定是DDR CLK产生的。
什么叫展频信号呢,
展频信号就是说能量是分散在中心频率附近的一段频带内的信号，通常clk都是这样的信号，因为如果clk信号集中在一点的话能量会很强，所以通常会用物理或逻辑的方式将起展频开大。
那我的问题就是这样的饿，我发的那个图片就说明了这个问题,我的问题就出在该时钟的那些地方.那就说明是我的时钟CLK的问题?
用什么方法可以减少这种干扰?
我要看看你频谱测出来这点的波形，展频信号形状上像示波器测出的方波信号，你的是那样的吗？
如果是的话用电场探头找到具体位置，在上面加bypass电容，或者用软件方式把展频开大些
呆会我传图片上来看看
机顶盒上的时钟信号不可能展频的,你的测试数据不只有133不过,其它的也都不过,这个要去近场去抓.
是啊，他的数据我看的晕晕的，怎么margin都是负的，我完全搞糊涂了
说明超标了嘛^_^
我们的margin都是用负的表示pass，正的表示fail。
而且就算超标也不至于这么多频率点吧？还都是over 5，6个dB，真搞不懂了
可否看一下曲线图，那样可以分析一下
会不会是芯片上的其他部分辐射的，有的芯片不一定只是clk有辐射出来的
这个测试有问题吧，超26DB什么概念啊，而且你测试的频率怎么挨的这么近啊，实验室一点点频偏你的就测不准了，你的测试有问题，
检查33Mhz倍频的时钟信号或数据信号线的走线情况
EMC电磁兼容设计培训套装，视频教程,让您系统学习EMC知识...
射频工程师养成培训教程套装，助您快速成为一名优秀射频工程师...
上一篇：英文原版：Principles and Techniques of Electromagnetic Compatibility
下一篇：电源部分EMI不过
