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DDR的EMC设计
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DDR的EMC设计
在原理上
1，给足DDR 2.5V电源足够的滤波 10UF 大电容每颗RAM需要一个。
2，0.1UF与1nF电容半对半数放置。
3，REF上拉电源保证足够的滤波，容值的选择同上。并在源端串磁珠。
4，CLK 在源端串电阻，并接电容到地。若是两颗ram，CLK之间需在IC接收端并电阻(100-200),也可在此处上下拉。
5，DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS.
6，DQS DM CLK 源端电阻必须是单颗的，不得用排阻。
7,DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！
在 PCB layout上
1，首先看CPU他的DDR pin是否良好，大公司或者成熟的产品他的pin定义是非常合理的。我们需要他的线都能完整扇出，以保证我们的layout。
2，所有的DDR线 如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS DM线。
3，每一组data线 ，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。
4，DDR的区域必须是完整的GND平面来参考，cost down压力下，可适当考虑power，不建议这么做。
5，DQS DM CLK 走线时控制4W原则。
6，DDR高速线跨层时，在附近留GND贯穿孔。保证信号足够完好的回流。
7，DDR周边的线应尽量远离此高速区域！
先写这么多，后面发现有重要的，我再补上！其他朋友有意见的，也可以补充！
大家在谈到DDR的时候，都说按guidline来就行了，可实际的情况，并非那么简单。
IC本身可能就不成熟，造成pin定义凌乱，导致走线无法正常扇出。
空间的限制，造成区域太小，造成串扰的影响太大，最可怕的是串扰到低速线上。
cost down的压力使层数受限，EMC问题更加突出。明年尝试四层板走DDR，看看极限是什么样的。
当IC能够完整扇出的时候，对于Data线可以走表层，但clk，DQS， DM 坚决走内层！
有机会的朋友可以去尝试！
在原理上
1，给足DDR 2.5V电源足够的滤波 10UF 大电容每颗RAM需要一个。
2，0.1UF与1nF电容半对半数放置。
3，REF上拉电源保证足够的滤波，容值的选择同上。并在源端串磁珠。
4，CLK 在源端串电阻，并接电容到地。若是两颗ram，CLK之间需在IC接收端并电阻(100-200),也可在此处上下拉。
5，DDR的所有的线在源端匹配（串电阻），DATA, ADDRESS,CLK,DQS,DM,CLKE,WE,CS,RAS,CAS.
6，DQS DM CLK 源端电阻必须是单颗的，不得用排阻。
7,DDR附近的走线，为了避免被串扰，中速线串电阻，低速线串磁珠滤波处理！
在 PCB layout上
1，首先看CPU他的DDR pin是否良好，大公司或者成熟的产品他的pin定义是非常合理的。我们需要他的线都能完整扇出，以保证我们的layout。
2，所有的DDR线 如果能走到全部走到内层，只留器件在表层，最好，这种情况下需要考虑打孔个数，换层不要太多。这里强调data 线，CLK线， DQS DM线。
3，每一组data线 ，DQS，DM线都必须走在一个区域，且参考相同的GND层，这些线最大可能走同一层，第三层建议走。出于空间或打孔过多的原因，可以适当放置表层。每颗RAM有两组这样的线。
4，DDR的区域必须是完整的GND平面来参考，cost down压力下，可适当考虑power，不建议这么做。
5，DQS DM CLK 走线时控制4W原则。
6，DDR高速线跨层时，在附近留GND贯穿孔。保证信号足够完好的回流。
7，DDR周边的线应尽量远离此高速区域！
先写这么多，后面发现有重要的，我再补上！其他朋友有意见的，也可以补充！
大家在谈到DDR的时候，都说按guidline来就行了，可实际的情况，并非那么简单。
IC本身可能就不成熟，造成pin定义凌乱，导致走线无法正常扇出。
空间的限制，造成区域太小，造成串扰的影响太大，最可怕的是串扰到低速线上。
cost down的压力使层数受限，EMC问题更加突出。明年尝试四层板走DDR，看看极限是什么样的。
当IC能够完整扇出的时候，对于Data线可以走表层，但clk，DQS， DM 坚决走内层！
有机会的朋友可以去尝试！
楼主写的这个东西还是太笼统，没有具体原因，没有详细数据，
比方说第二条，为什么？这个电容要放在哪里，它的作用是什么，
第五条我用终端匹配为什么不可以？是考虑到拓扑结构还是其他什么原因？
第六条为什么不能用排阻？
第七条你说串电阻要串多大的，会不会造成反射，为什么这里磁珠不可以却要用电阻？
layout里面的第五条为什么要遵循4w原则，3w，2w为什么不可以？
后面说clk线为什么一定要走内层？我反倒认为这样的单端信号线可以走成微带线这样子不会那么拥挤，但是要是考虑到EMC和串扰问题倒可以给这条线留下1倍或者两倍线宽的余量。
大家一起来交流，希望可以把这个东西讨论清楚。
谢谢,学习一下
xian xue xi le
多谢楼主，学习了。扇出是什么还没懂
学习学习
写的不错，学习了
实用的guideline
还是写的不太清楚
希望楼主，可以讲解下
目前，板子上DDR 倍频上EMC，很大，
希望高手们支招。
东西呢 ，。, 学习下了 。
写的比较详细了，只是我个人认为有时候板子因为成本的问题，基本做不到楼主的要求（比如线距）。所以我们基本就是能埋进里层的线尽量放在内层。但是CLK及一些需要debug用的线最好先放到TOP或者bottom层。某些敏感的线可以串bead，比如DQS DM CLK，不过要验证HW的功能。实在不行，加屏蔽罩吧。
实用的guideline
在下学习了
在好几处看到这篇文章，但是没有讲原因，只是摆上结果给我们参考。我想知道为什么多个ram时，需要在CLK和CLKN之间并联一个大约100的电阻，或者在CLK/CLKN接上拉或是下拉电阻也可以呢？
是端接的一种，为了阻抗匹配？
说的不错！
非常受用。谢谢
學習了，總結的不錯！
还行，太笼统
先学习下
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