- 易迪拓培训,专注于微波、射频、天线设计工程师的培养
PCB设计指南：关于射频走线和地的那些事
录入：edatop.com 点击：
表层未铺地的PCB文件如下图1所示（两种线宽）:
线宽0.1016 mm的射频线(表层铺地前)
线宽0.35 mm的射频线(表层铺地前)
图1：表层未铺过地的PCB
首先将线宽不同的两块板(表层铺地前)由ALLEGRO导入SIWAVE，在目标线上加入50Ω端口。针对不同线宽0.1016mm和0.35mm， 我们的仿真结果如图2所示，图中显示的曲线是S21，仿真频率范围为800MHz-1GHz。
表层未铺地的S21 (线宽0.1016mm)
表层未铺地的S21 (线宽0.35mm)
图2：表层未铺地的S21
[p]由图中可以看到，在800MHz-1GHz的范围内，仿真的数据展示为小数点后一到两位的数量级，0.35mm的损耗要比0.1016mm的线小一个数量 级，这是因为0.35mm的线宽在该板的层叠条件下其特征阻抗接近50Ω。 因此间接验证了我们所做的阻抗计算(用线宽约束)是有一定作用的。
接下来我们做了表层铺地后的同样的仿真(800MHz-1GHz)，导入的PCB文件如下图。
0.1016 mm的射频线(表层铺地)
0.35 mm的射频线(表层铺地)
图3：表层铺过地后的PCB
仿真结果如下图:
表层铺地后的S21 (0.1016mm)
表层铺地后的S21 (0.35mm)
图4：表层铺过地后的S21
由图中看到，仿真的数据显示，该传输线的线损已经是1-2 dB的数量级了，当然0.35 mm的损耗要明显小于0.1016 mm的。另外一个明显的现象是相对于未铺地的仿真结果，随着频率由800MHz到1GHz的增加，损耗趋大。
我们可以从仿真的结果中得到这样一个结果：
1.射频走线最好按50欧姆走，可以减小线损；
2.表层的铺地事实上是将一部分RF信号能量耦合到了地上，造成了一定的损耗。因此PCB表层的铺地应该有所讲究。尽量远离RF线。工程经验是大于1.5倍的线宽。
相关阅读：
PCB专区：高速DSP系统的电路板级电磁兼容性设计
电路分享：基于FPGA的PCB测试机的设计
PCB设计指导：如何改进高频信号传输中的SMT焊盘设计？
EMC电磁兼容设计培训套装，视频教程,让您系统学习EMC知识...
