深亚微米CMOS IC全芯片ESD保护技术

　　摘 要：CMOS工艺发展到深亚微米阶段，芯片的静电放电（ESD）保护能力受到了更大的限制。因此，需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构，本文提出了一种新颖的全芯片ESD保护架构，这种架构提高了整个芯片的抗ESD能力，节省了芯片面积，达到了对整个芯片提供全方位ESD保护的目的。

　　1 引言

　　静电放电保护对于深亚微米设计来说，由于栅氧薄、沟道短、源漏结浅再加上轻掺杂漏（LDD）以及硅化物扩散等工艺，使得传统的ESD保护电路保护能力降低。所以深亚微米CMOS IC的ESD保护变得更加困难。在考虑提高IC ESD保护能力的同时，又要尽可能减少保护电路所占的版图面积，这在多管脚CMOS电路中，问题尤为突出。

　　传统上，为加强ESD保护能力，大都仅在输入PAD附近做上ESD保护电路。大量的实验结果表明，即使在输入与输出PAD上已有适当的ESD保护电路，仍然出现CMOS IC的内部电路因ESD测试而发现异常的损伤问题。因此，ESD的保护设计必须要注意全芯片（whole-chip）保护架构的设计，才能够真正避免内部电路发生异常损伤的问题。

　　ESD事件可以在CMOS芯片上各种引脚（输入PAD、输出PAD、VDD和VSS）之间以各种组合随机发生，所以，在CMOS芯片各PAD外围都必须有相应的ESD保护电路，而且该保护电路对各种可能发生的ESD组合都要有很好的保护作用。另一方面，输入输出PAD之间的ESD事件时常会发生ESD电压转而跨在VDD与VSS电源线之间，造成IC内部电路损伤导致VDD对VSS的漏电增加，甚至永久短路。在深亚微米CMOS IC中，这种破坏现象尤其常见。

　　针对这些问题，结合实际工作，本文以改进的SCR器件和STFOD结构为基础，提出了一种新颖的全芯片ESD保护架构，这种架构不仅提高了整个芯片的抗ESD能力，而且节省了芯片面积，达到了对整个芯片提供全方位ESD保护的目的。

　　2 互补式LVTSCR器件在输入级ESD保护电路中的应用

　　2．1 ESD应力模式

　　ESD电压对于VDD和VSS节点来说可以分别是正或负极，所以对每个管脚来说，都有四种ESD应力模式。

　　（1）PS-mode（Pin-to-VSS正极性）：VSS脚接地，正的ESD电压出现在该I／O脚对VSS脚放电时，此时VDD与其他脚悬空。

　　（2）Ns-mode（Pin-to-VSS负极性）：VSS脚接地，负的ESD电压出现在该I／O脚对VSS脚放电时，此时VDD与其他脚悬空。

　　（3）PD-mode（Pin-to-VDD正极性）：VDD脚接地，正的ESD电压出现在该I／O脚对VDD脚放电时，此时VSS与其他脚悬空。

　　（4）ND-mode（Pin-to-VDD负极性）：VDD脚接地，负的ESD电压出现在该I／O脚对VDD脚放电时，此时VSS与其他脚悬空。

　　芯片输入输出脚的ESD耐压度是以以上四种ESD放电组合模式下最低的耐压值为判定值。先前的ESD保护设计中，LVTSCR器件只被安放在PAD到VSS的放电路径上，也就是说该LVTSCR器件只被用来提升PS-mode的．ESD保护能力，不能提供对PAD全方位的保护。

　　2．2 互补式LNTSCR在输出级：ESD保护电路中的应用

　　在图1中显示了一种互补式LVTSCR的静电放电保护电路。在该电路中有两个LVTSCR器件，其中LVTSCR2被安排在PAD到VSS之间用来保护PS-mode的ESD放电，此LVTSCR2是在SCR器件中内嵌一NMOS器件而成的；另外有一LVTSCR1器件被安排在PAD到VDD之间，用来保护ND-mode的ESD放电，此LVTSCR1器件是在SCR器件内嵌一PMOS器件而成的。这LVTSCR1与LVTSCR2正好形成互补式（Complementary）的结构，可以有效地提升该PAD的ESD保护能力。另外NS-mode的ESD放电，被D1二极管旁通掉；PD-mode的ESD放电被D2二极管旁通掉。在图1所示的互补式LVTSCR ESD保护电路中，四个不同的放电组合都被一对一地保护着，故可以真正地提供全方位的ESD保护能力。另外，由于LVTSCRl内嵌的PMOS栅极接到VDD，所以LVTSCR1在CMOS IC正常工作情形下是关闭的，只有当ESD放电时才会被导通，此LVTSCR1的导通电压等效于PMOS的骤回击穿（Snap shoot）电压（约-10～15V）。试验证明，在较小的面积下，该互补LVTSCR电路能承受更高的ESD电压（》8000V）

　　3 HINSCR和HIPSCR器件在输出级ESD保护电路中的应用

　　图2所示HINTSCR是将一旁通二极管：Dp2埋入一N型LVTSCR器件而形成的一种高电流低电压NMOS触发的横向SCR器件，HIPTSCR将一旁通二极管。Dn2埋人一P型的LVTSCR器件中而形成的高电流低电压PMOS触发的横向SCR器件。这两个器件可以与集成电路的输出级PMOS器件与NlMOS器件合并在版图中，以提升该输出级的静电放电保护能力。此特别埋入的二极管会分流掉一部份触发电流，因此}IINTSCR器件与HIPTSCR器件必须要有更大的外界触发电流才会被触发导通，改变二极管在该HINTSCR器件与HIPTSCR器件结构内的面积大小即可设计出不同触发电流的HINTFSCR器件与HIPTSCR器件。HINTSCR器件和HIPTSCR器件的ESD保护能力与前述互补LVTSCR器件相同，此处不再赘述。值得一提的是，该保护电路具有极高的抗噪声干扰能力，因此更适合于输出级：ESD保护电路。图2是其应用在集成电路输出级的等效电路图。
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　　4 基于STFOD结构的ESD侦测电路

　　ESD电压可能会发生在一颗IC的任意两pin脚之间，因此在ESD测试标准中有脚对脚（pin-to-pin）的ESD测试方法。图3显示ESD电流在脚对脚ESD测试下的路径。

　　如图3所示，一正ESD电压加到IC的某一输入脚，而IC的另一输出脚相对接地，该ESD电压在输入脚上可能通过ESD保护二极管Dnl击穿来旁通ESD电流到浮接的Vss上，该ESD电流再经由输出脚NMOS的寄生二极管Dn2而流出IC到地去。但是，在Dn1击穿前，该ESD电流会先经由Dp1对浮接中的VDD充电，而浮接中的Vss也会因输出脚接地而被Dn2偏置在接近地的电压。因此，发生在一输入脚对另一输出脚的ESD电压会转变成跨在VDD与VSS之间的ESD过压应力（overstress）。这ESD电流会随着VDD与VSS进入IC的内部电路，造成IC内部损伤，而且ESD造成内部破坏的地方是一非常随机的现象，很难去防范。随着CMOS工艺发展到深亚微米阶段，IC内部器件越缩越小，各种版图设计规则也越缩越小，这使得IC内部电路更易被ESD所破坏。

　　ESD对IC的放电现象当然有可能直接出现在VDD与VSS之间。如图4所示，在正ESD模式下，ESD电流会直接经由VDD电源线导入IC内部，这ESD电压便会直接降在IC的内部电路上，如果该IC没有有效且快速的VDD到Vss的ESD保护电路做在VDD与Vss电源线之间，该IC的内部电路将会遭受极为严重的ESD损伤。因此，要能够有效地保护整个芯片不受ESD破坏，必须要在IC内的VDD与VSS电源线之间做一有效的ESD保护电路。

　　如图5是一基于衬底触发N型厚氧化层器件（sTFOD）ESD侦测电路。该电路由电阻R、电容C，以及一个反相器所组成。当ESD电压跨在VDD与Vss之间时，该ESD侦测电路会把STFOD器件导通来泄流。当IC在正常工作情形下，该ESD侦测电路使sTFOD器件保持关闭状态。虽然sTFOD器件的栅极连接到VDD，但因这种厚氧化层器件的阈值电压在一般CMOS工艺下都高达15～20伏特，所以该STFOD器件在IC正常工作情形下不会被5V以下的VDD所导通。

　　该ESD侦测工作原理如下

　　（1）ESD情形

　　在静电放电时，该STFOD器件会被导通来旁通ESD电流。当ESD尚未加到VDD与VSS电源线问之前，在VX端点的电压起始值是0伏特。在静电放电侦测电路内的R与C的时间常数是设计在0．1～1．0微秒左右。当Vss端接地，而一ESD电压出现在VDD端时，由于ESD电压具有很快的上升速度（其上升时间约在5～15ns），Vx端的电压因Rc延迟效应无法跟得上VDD端的ESD电压上升速度，因此VX端的低电位导致反相器的输出端VB电压卜升到高电位。VB端的高电位触发导通了STFOD器件的双极晶体管特性，因而ESD电流便经由该STFOD器件而旁通掉。此导通的STFOD器件导致VDD与VSS之间短暂短路，因而可以有效且快速地抑制出现在VDD与VSS之间的ESD高电压，从而有效地保护Ic的内部电路免受ESD破坏。南于该STFOD器件是通过衬底触发而导通，所以它可在较小的版冈面积下提供较高的ESD电流排放能力，因此可使整个芯片版图面积大幅缩小，符合高密度、高集积度的应用需求。
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　　（2）VDD加电情形

　　由于CMOS IC在正常工作时，其VDD是偏压在一同定的电压（例如5伏特）。但是在加电瞬间，VDD电压自0伏特逐渐上升到5伏特，这就是一般所谓power-on瞬时。在这power-on瞬时，要保持STFOD器件在这power-on情形下仍保持关闭，但在：ESD放电情形下导通，可通过RC时间常数的设计来达到此目的。因为VDD power-on电压上升时间是约1ms左右，但ESD电压的上升时间约10ns，因此把ESD侦测电路的RC时间常数设在0．1～1．0us之间，它便可以分辨出VDD Power-on与ESD）放电两种不同的工作情形。

　　5 全芯片ESD保护架构

　　ESD保护电路的安排必须全方位地考虑到ESD测试的各种组合，因为一颗IC的ESD失效阈值定义为整颗IC所有引脚在各种测试模式下，最低的ESD耐压值。因此，一个全芯片ESD保护电路的安排要如图6所示，输入输出PAD要能够抑制PS、NS、PD、ND四种模式的静电放电，另外，VDD到VSS也要有ESD保护电路。

　　根据实际需要，结合上述各种ESD保护结构，我们提出了一种新颖的深亚微米CMOS IC全芯片ESD保护架构如图7。其中，输入输出PAD外围ESD保护电路都采用改进的SCR结构。其中，输入PAD外围我们选用基于互补式LVTSCR结构设计的ESD保护电路，考虑对下级芯片输入信号的影响，输出PAD上采用抗噪声能力较强HINSCR和HIPSCR器件。实测表明，它们对发生在输入输出PAD上PS、PD、NS和ND四种模式的ESD都起到了很好的抑制作用。

　　对于VDD与VSS之间的ESD保护电路设计，一方面，要兼顾内部电路版冈设计规则和先进的工艺要求，保护电路在能够实现保护目的的同时，还要尽量节省版图面积；另一方面，由于电源地线较长，VDD与VSS上的寄生电阻电容也较大，如果保护电路的摆放位置离：ESD发生位置较远，其保护作用就会因卜述寄生参数影响而削弱。因此ESD保护电路在芯片中的布局也同样重要。基于以卜考虑我们采用了节省芯片面积的sTFOD结构ESD侦测电路，该电路可完全按照内部芯片的版冈设计规则设计实现，而且不必增加工艺版次。保护电路的安放参照了一套现成的ESD布局设计规则，其布局如图7所示，围绕电源地线均匀地放在芯片四周，巧妙地避免了电源地线之间寄生参数的负面影响。

　　该全芯片ESD防护设计架构已实际地被用来改善某一IC产品的ESD耐压能力。该IC产品原本ESD耐压能力，在输入／输出脚对VDD／VSS ESD放电测试情形下只能承受1 000V的ESD，在脚对脚的ESD放电测试情形下只能承受500V的ESD。经过图7的应用之后，该IC的ESD耐压能力，在输入／输出脚对VDD／VSS ESD测试下能承受到4000V以上的ESD，在脚对脚ESD测试下能承受到3000V以上的ESD。该全芯片ESD架构在小布局面积下提供了有效而又高水平的ESD保护能力。

　　6 结论

　　ESD的防护是整颗集成电路的问题，而不只是输入输出PAD或电源地PAD的问题，即使各个PAl）都有很好的ESD防护能力，不见得整颗集成电路就有很高的ESD防护能力。采用适当的全芯片（whole-chip）防护架构设计，才能真正提升整颗集成电路的ESD防护能力。本文采用改进SCR结构和STFOD器件，提出了一个新颖的深亚微米CMOS IC全芯片ESD保护架构，该架构节省了布局面积，实现了对整个芯片全方位的ESD保护。