完全符合汽车级ESD与EMI要求的双向器件如何设计？

恶劣条件下工作的集成电路(IC)不断将越来越多的功能合并，这就需要改进器件与电路设计策略，以便提升鲁棒性，并尽可能缩减IC面积。由于受到更严格的设计、封装和成本限制，面向FlexRay、局域互连网络和控制区域网络收发器等应用的保护架构也在进行重新设计，以便将额外保护元件数量降至最低，同时提供所需的鲁棒性。这些鲁棒性要求包括严格遵守上电静电放电 (ESD) 和电磁干扰抗扰度要求。要实现更优的收发器架构，最好选择紧凑及具有高电流处理能力的双向闭锁电压箝位器件。在0.18 μm以下的先进高压技术中，这是一项挑战。此外，这些电压箝位器件的闭锁电压必须略高于±45 V，可变通态保持电压通常在±(25–40) V范围内。

用于高压双向工作的保护器件在精密通信基础设施接口开发中的重要性越来越明显。具体而言，单芯片二维控制箝位器件具有低保持电压、高品质因数 (FOM) 比（FOM指单位面积内的最大100 ns传输线脉冲 (TLP)），消费类应用文献中还提出了自定义双向闭锁条件、。目前的双向导通器件存在限制，很难在高应力条件下既调整双向通态保持电压，又不显著降低响应时间和箝位器件的性能。人们已经尝试通过大幅增加器件引脚间距（如NPN晶体管中发射极和集电极的间距）来调整通态保持电压，以满足严格的上电ESD/EMI要求。理论上，双极性晶体管的阶跃恢复保持电压会随着电流增益的减小而增加。这种设计调整通常用于采用传统智能电源技术制造的保护器件。另一方面，增加器件引脚间距会对箝位性能造成负面影响，会使得箝位变慢、面积增加，还会导致寄生器件对基板意外击穿。一种改进后的方法可有效用于汽车IC系统化器件优化，优化的重点是对箝位双极性闭锁特征进行二维技术计算机辅助设计分析。这里介绍一种新型三维导通控制技术，用于在器件通态响应期间进一步优化平衡载荷注入，有助于理解这种方法。

本文提出了一种新的方法来实现双向闭锁箝位。通过在形成箝位器件两个引脚的高掺杂有效区域确定互补“T”形和孤岛，高电平注入再生反馈期间的电子驱动或空穴驱动小载荷电流增益得到了优化，同时还没有增加期间两个引脚的间距，从而获得了紧凑的双向高压闭锁箝位器件，保持电压在±25和±40 V之间，同时还具备高电流处理能力。

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保护箝位器件定义

图1 (a) 和 (b) 分别显示双向空穴增强传导性 (BHEC) 与电子增强传导性 (BEEC) 箝位器件的部分透视图。两种结构中还显示、标注了简化原理图。箝位器件的第二个引脚（未显示）通过在“y”正向创建对称镜像来构建，处在H-NW和L-NW形成的浮动式n型区域接口处。高掺杂n+和p+有效区域具有“T”形三维透视图阵列，可以实现空穴驱动或电子驱动小载荷再生反馈的最佳电流增益调整和器件启动时进行高传导性调制

图1，(a) 保持电压≥ ± 40|V与 (b) 保持电压≥ ± 25|V时双向箝位器件的部分透视图与简化原理图。

箝位器件表现为采用标准植入体的简化组合形式，这在0.18 μm以下的大型双极性CMOS–DMOS (BCD) 先进工艺中十分常见。具体而言，器件可以无需额外的工艺步骤进行优化。BHEC箝位器件显示一组相互独立的n+有效区域孤岛，从上方观察时与“x”方向对齐。BHEC箝位器件还包括“T”形p+注入与重组有效区域，以及在“x”方向延伸的狭长部分，还有一组从“y”正向向中央n型区域延伸的突出部分。狭长部分形成于n+有效区域的左侧，用于增强空穴注入及控制原位重组。每个突出部分都在两个相应的n+有效区域孤岛之间的空间中延伸出来。BEEC箝位器件的原理也一样，只是将“T”阵列和孤岛有效区域定义进行了反转，以增强电子注入效率并增加NPN晶体管Qn1的基极电阻RHPW。

图2，双向闭锁电压箝位器件等效原理图虚线上方部分是图1中部分视图的等效原理图。

图2所示为图1结构的详细等效原理图。注意，n+和p+有效区域所用的互补“T”形和孤岛阵列可增强图1(a) 中的PNP动作，并加快图1(b) 中NPN动作的响应时间。双极性动作的相对变化可用于平衡载荷子注入，优化双向电流-电压(I–V)特性。

为了详细说明原理图的结构，在第一个引脚（引脚1）处，n+和p+有效区域在NPN双极性Qn1的表面相接触，且对应于发射极和基极区域。p+有效区域还与H-PW和DPW区域形成的p型区域电气连接。DPW会增加深入器件的掺杂浓度，从而导致表面之外浮动式n型区域和p型区域之间产生击穿电压。该p型区域可确定电阻RHPW，并形成PNP双极性Qp的发射极区域。

浮动式n型区域与NPN双极性Qn1的集电极区域和PNP双极性Qp的基极区域相对应。在对称方向，原理图第二部分（包括虚线以下的Qn2）表示器件另一部分的等效电路（图1中未显示）。除了确定保护箝位特性的基本原理图之外，寄生PNP双极性Qparasitic的发射极、基极和集电极分别由p型区域、浮动式NBL (H-NW) 和P型基板中的p+有效区域构成。器件采用绝缘硅片工艺制造时，虽然不必考虑Qparasitic问题，但这还是常常会对保护箝位特性造成不良影响，并在大型BCD工艺中产生不必要的基板电流。当器件采用大型工艺制造时，两个箝位器件引脚的间距很近，这种效应会有所降低，从而形成高击穿隔离区域，增加与器件周围隔离保护环的间距，进而在有效纵向与横向PNP寄生双极性区域中产生低增益和高开路基极击穿。

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保护箝位器件特性

保护箝位器件根据电路I/O目标操作时的高压内核器件设计窗口和ESD与EMI应力条件仿真相应进行优化。图3显示优化后双向保护箝位器件产生的高应力下的电压与电流瞬态响应。箝位器件显示闭锁电压相似，但保持电压存在明显差异。这种差异源自对n+和p+有效区域“T”形及孤岛阵列结构的修改。

当PNP（图2中的Qp）空穴驱动动作占主导地位，即可实现针对BHEC箝位器件的高保持电压，无需改变两个箝位器件引脚的横向间距。另一方面，对BEEC箝位器件而言，响应时间更快的电子驱动NPN（图2中的Qn1）越来越占主导地位，会产生较低的保持电压，特别适合±25 V以下工作的应用。对BHEC而言，较大的p+有效区域“T”形可为增强空穴注入和PNP动作创造条件。类似地，对BEEC箝位器件而言，“T”形n+有效区域更大，在这种情况下，可以增强电子注入和NPN动作。高鲁棒性的双向器件结构通常具有低保持电压，“T”形和孤岛结构设计的目的是让器件保持高传导性调制，同时调整图2等效原理图中嵌入式双极的增益，以实现通态响应控制。

图3， 140 V极快TLP施加到受测器件时，图1(a)和图1(b)结构的电压与电流波形对比。

BHEC箝位器件通态保持电压高于BEEC箝位器件，因为它的发射极注入效率较低、基极瞬态时间较长、空穴载荷子移动性较低，由此产生的PNP电流增益也较低。这些结构不仅优化了器件响应，适合汽车与工业应用，还可将保护箝位器件的尺寸降至最小，适合不同的目标工作条件。

为了优化保持电压特性，上电ESD与EMI应力条件也必须考虑在内。参考标准规格时，短路时8 kV ESD IEC-61000-4-2应力的双峰值电流波形在第一和第二峰值时分别达到接近30和18.5 A，并且会在500 ns内衰减，而80 V时，85 V EMI ISO- 7637-3脉冲在峰值电流时约为11 A，衰减时间要长得多（约40 μs）。

图4，.图1(a)和(b)结构的准静态100 ns TLP双向I–V特性。

图4显示图1中两个器件准静态100 ns TLP I–V特性的对比情况。这些应用中需要考虑的高压内核器件击穿电压通常在100 V范围内，这一数值可作为参考。器件在±40 V以下的正常IC工作时会产生较低的漏电流，从而将能耗及其对电路的影响降至最低。BHEC和BEEC箝位器件均可分别实现高于±40 V和±25 V的最佳目标工作条件，同时保持恶劣工作环境下具有稳定的过应力。注意，BEEC箝位器件除了可提供±25 V以上的保持电压外，还可提供初始高保持电流。这与其使NPN动作更具主导性而产生的应力水平相关。这一特性在箝位器件中很有用，可进一步避免正常工作时的误触发。片内评估能够成功满足电路设计性能和上电ESD和EMI鲁棒性，同时保持较高的FOM比，分别满足BHEC和BEEC箝位器件在FOM ≈ 0.15 mA/μm2和FOM ≈ 0.39 mA/μm2范围内的高保持电压工作。