混合信号设计的开放仿真环境

混合信号仿真是当今设计的重要一环，这不仅因为所有的电子系统都包含了模拟和数字混合电路，还有许多其它因素在推动着对混合信号仿真需求的不断扩大。

十多年来，电路与系统的尺寸、复杂性和运行速度都得到了极大的改进。随着系统级芯片(SOC)应用的增加，电子设计的各部分与现实世界的联系更加紧密，因而对数字和模拟信号的仿真也提出了越来越多的要求。

设计工程师所需考虑的不仅仅是SOC，还须考虑同一系统内的多个芯片如何通过多种技术的协调配合来实现相应的功能，因而除了混合信号之外，问题还涉及到光学、水力学、电机学、传感器和激励器等多种技术。

另外，知识产权(IP)的使用方式也应予以考虑。过去，IP是以封装好的组件的形式被设计工程师采用的。对半导体设计工程师而言，它是一种晶体管级的原始单元。现在，通过数字HDL(VHDL和Verilog)实现的软IP形式的数字IP已经出现。

基于此，仿真技术的采用不但能显著提高设计质量，而且还可大大降低产品面市时间。在数字方面，Verilog和VHDL提供了很好的从门级到行为级描述的仿真和建模方案；在模拟方面，长期以来各种形式的Spice已得到广泛应用，但其主要缺点是无法满足高级建模的需求。

混合信号问题

为了解决混合信号问题，大部分EDA供应商采用一种协同仿真的方法，通过一个“底板”将仿真器连接起来。有些可支持多个仿真引擎的连接，但大部分却只能连接一个模拟仿真器和一个数字仿真器。尽管底板可提供两个仿真器间的同步功能，但该方法却忽视了混合信号建模的主要问题，迫使用户人工地在两个仿真器间进行混合信号模型的划分。Analogy公司采用与众不同的方法，通过创建一个包含了数字和模拟算法的混合信号仿真内核，从而解决了内核的混合信号边界问题。

但任何事物都不会一成不变。真正的混合信号语言标准，如VHDL-AMS和Verilog-AMS及其纯数字版本，并不仅仅要求增加一个仿真器，而是需要一种新的思维方式。任何实际的解决方案都必须支持多种语言。设计者可从多种来源得到模型/设计且须将它们用于设计之中。当然，在一个底板上使用多个仿真引擎可以解决问题，但这样成本很高。

解决这个问题的最佳方案是建立开放的仿真环境，其内部有一个单核的仿真引擎。采用这个方案，单一的内核就能有效地解决设计中的模拟和数字部分的问题且使它们保持完全的同步。然而，这个内核应该能够支持多种描述语言，包括VHDL-AMS标准、Verilog-AMS、MAST和Spice等现有语言。它也应该便于新的语言和标准的相互配合。通过大学研究机构和专业的第三方公司的积极参与，这种开放的仿真环境不但可改进性能，而且也有助于保护以前的投资。

采用一个单内核仿真引擎可支持多种语言，但是仍有问题，其中之一即是VHDL-AMS语言没有对仿真算法的实现作任何规定，而且好的解决方案也需要时间点同步和信号接口以保持基本的速度和精度优势。

人们已尝试利用各种方法来解决这一问题。一种方法是强制实施极小的模拟时间步进(time-step)，以保证得到一个足以*近数字门输入阈值的模拟解，其*近程度可以由一个用户误差控制软件(user error control)来设置。这个方法的问题在于速度慢，因为仿真内核的模拟部分有很高的工作负荷，其取整误差(rounding error)高，使得极限点很难精确*近。在高频设计中，即使1ns的误差都是很大的误差。

第二种方法是采用数字的数学引擎来控制时间步进，而且强制模拟求解机(analog solver)为每一个数字事件求出一个答案。这一方法表明模拟方案不再是误差有限的或受时间步进预测控制的，因而也不精确。而且采用这种方法也不可能用封闭的反馈环对设计进行分析。对于高度反馈电路来说，往往需要在同一时间点上进行模拟和数字间的重复迭代以得到正确的结果。

时间后向跟踪

最有效的方法是采用一种模拟时间后向跟踪(backtracking)的机理。如果模拟求解机检测到它放过了一个重要的数字点时，就放弃刚刚得到的解，马上返回到前一时间点以保证对正确的同步点进行预测。

单内核方法还须能够将转换Hyper模型插入到模拟和数字间的边界，并可访问现有模型的扩展库。但是除模型转换之外，仿真器还需对边界进行寻址，因为模型转换时引入了额外的延迟(见图1)。
图1：模型转换时引入了额外的延迟

那些在混合信号设计中采用标准数字仿真器的公司在处理这一额外延迟时会比较困难，因为只有调整标准数字算法才能解决问题。图1给出的是一个D/A转换的例子，只有数字门开始变换后，转换模型才开始工作。由于转换模型是模拟转换，信号具有时实上升沿,因而存在一个附加的延迟。为了对这种情况进行校正，数字算法必须知道转换模型工作状况并调整其内部时延。

如前所述，与单内核同样重要的是一个开放的结构。例如，Analog已经发布了其解决方案的具体规范。AIRE的扩展版本可用于将语言编译器从其语言内核中分离出来。这将使得编译技术的复用成为可能，并且鼓励新工具如系统设计语言的开发，可由第三方供应商在新内核之上实现。AIRE目前支持VHDL-AMS、MAST和Spice，将来它还会支持Verilog-AMS。有了应用编程接口(API)，它还有可能支持对仿真内核的控制功能的直接访问，并支持其它仿真器编程接口标准，如Verilog's PLI 2.0。此外，其它工具如用于混合信号测试的Testify、混合信号统计分析工具Inspecs以及设计优化工具也能通过该接口连接。

仿真标准的问题在于业界标准太多， SOC和IP开发方式存在不同之处，设计人员可能需要掌握所有的标准。尽管利用现有的点解决方案，从仿真的角度看，这个问题可以解决，但考虑到时间和手工划分的难度，这有可能是令人感到痛苦的过程。利用开放的结构产生的单内核可为混合信号、混合语言以及支持系统设计的混合级仿真环境的创建提供一种理想的解决方案。