关注复杂设计中的信号完整性

摘要：在SoC设计中，信号之间的耦合作用会产生信号完整性问题，忽视信号完整性问题可能导致信号之间产生串扰，可靠性、可制造性和系统性能也会降低，本文介绍在ASIC芯片设计中解决信号完整性问题的方法。

对于ASIC(专用集成电路)的设计来说，由于标准单元的应用、开发周期更短以及单元之间更宽松的保护区隔等原因，造成了标准单元性能的浪费。因此，高端ASIC芯片设计的关键是确保用较短的开发时间交付高性能的芯片。

随着工艺技术的发展，导致信号串扰的机会增加了。金属布线层数持续增加：从0.35um工艺的4层或者5层增加到0.13um工艺中的超过7层金属布线层。随着布线层数的增加，相邻的沟道电容也会增加。另外，目前复杂设计中的电路门数的剧增使得更多、更长的互连线成为必要。长线上的电阻会增加，而越来越细的金属线同样也会导致电阻的增加，这是因为互连线的横断面减小的缘故。即使采用现有的铜线互连工艺也并不能够解决这方面的问题，仅仅只是延缓了解决电阻问题的时间。

很明显，这些相邻信号线之间的影响支配着设计的决策，而且要求采用与过去不同的、更加精确的模型。一个信号对另一个信号的影响与信号之间的相对相位有关。对相位一致的信号来说，在0.5mm长的信号线上连接着小接收器和发送器的受害网络会被加速30%。而对于1mm长的信号线来说，受害网络则会被加速40%。对相位相反的信号来说，在0.5mm长的信号线上连接着小接收器和发送器的受害网络会减速70%，而当信号线长度为1mm时，信号的减速则会超过100%。

解决信号串扰问题的一种方法是增加金属信号线之间的间距。加倍信号线的间距，就可以将0.5mm信号线上的信号串扰由70%减小到20%。而长的信号线(1mm信号线)上的干扰也会从100%降低到40%。然而，信号之间的串扰依然存在，而且依靠加倍金属线间距来减小信号之间串扰的方法会增加芯片面积并加大布线的难度。

采取屏蔽措施

解决上述问题的另外一种办法就是采取屏蔽措施。在信号线的两边加上电源或者地线，信号串扰就会极大地减小。在系统中加入屏蔽措施的同时还要求所有的元器件具有良好的旁路，同时应该确保电源和地应该尽可能“干净”。事实上，从面积的角度来看这种解决方案比加倍金属线间距的办法还要糟糕，这是因为在这种情况下信号线的间距是最小线间距的4倍，所以，这种将地线间隔排列的方法会使布线的复杂度提高一个数量级。

然而对于有的信号线来说屏蔽的方法可能更合适，例如时钟线具有非常高的速度并且最大的驱动器和缓冲器都连接在这样的信号线上。锁相环技术可以补偿驱动器和缓冲器上额外的信号延时。合适的布局布线确保时钟信号周围形成一个隔离的环境，从而将时钟信号对数据信号的干扰减到最小。

在这种方法中，设计工程师采用提取和分析工具来检测那些容易出现信号完整性问题的区域，然后选择其中的一些区域并解决这方面的问题。如果存在问题的信号线相互隔离，重新布线就能解决问题。比较简单的做法是改变驱动器大小并且在受害网络上增加缓冲器。

逻辑综合过程总是根据线上负载的近似估算值来选择合适的驱动器。一般来说，逻辑综合总是选择更强的驱动器来实现预期负载的过度补偿。然而在物理设计完成之前负载实际上是不可知的，并且与预期的负载情况相比，实际负载可能会在-70%到+200%的范围内变化。最坏的一种情况可能是短线上过大的驱动器紧接一条负载很轻的长线。驱动器问题的一种解决方法是用缓冲器来分割长线。这样可以减小线的长度和耦合电容，同样还可以将缓冲器输入端的负载降低到单个负载的水平。这种技术确保在缓冲器布局布线过程中做较小的改动就可以确保底层规划和优化的实施。在设计流程中加入静态时序分析步骤可以处理噪声和延迟问题。这样做的目的是将解决串扰和时序的步骤集成到一个流程里。首先这些工具提取布局布线后的寄生参数。其次，根据提取的负载模型在不考虑任何串扰影响的情况下计算出信号延时。这些提取的延时接下来会标注到设计里并且使用静态时序分析工具来判定不正确的时序。在得到时序窗口的第一次近似结果之后，设计工程师加入因为串扰而导致的延时并且检查时序是否会超出分配的时序窗口。完整的设计流程要求实施三次静态时序分析。