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高速PCB设计中的新难题与解决

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计算机界的摩尔定律高速我们,“芯片的内晶体管的规模每18个月就会翻一倍”。这已经被近十几年CPU技术的进步所证明。预计到2005年,超过5000万门的ASIC会被实际应用。器件封装密度不断提高,板上信号线越来越密。规模提高的同时也带来芯片速度几乎同样速度的增加,已经到达微波频段的几个GHz。在这个频段上,由于趋肤效应(skin effect)和介质损耗等因素带来的有损传输线效应将大大影响信号的传播。另一方面,随着第三代I/O技术(3G I/O)的发展,并行总线技术向串行总线技术发展,已成为趋势,HyperTansport(by AMD), Infiniband(by Intel),PCI-Express(by Intel)等第三代I/O总线标准纷纷采用LVDS低压差分信号传输,传输线阻抗控制,时延约束越来越苛刻,对PCB高速布线技术的要求进一步提高。高密度、高速成为当前PCB设计的主要难题。

应对高密度互连, 现在的EDA工具已经支持高密度封装器件的建库,如BGA,PGA,COB等,支持无网格、任意角度自动推挤布线;并且在埋盲孔,埋入器件等HDI高密度互连,柔性板(Flexible board)、MCM厚膜电路设计等方面寻求新的突破。

而在高速设计领域,很多工具已可以支持如差分对布线,自动时延补偿布线等高速布线技术。在高速电路信号完整性仿真当中,由于GHz高速串行信号的出现,高速仿真出现新要求。

首先是仿真器件模型支持,传统的IBIS模型已经没法更精确的描述速度越来越高的I/O的行为,需要支持包括IBIS,SPICE和VHDL-AMS等混合模型的仿真器,而在IBIS4.1的规范中已经定义了在IBIS调用其他模型的语法,Mentor也率先在ICX当中推出支持混合模型仿真的ADMS仿真引擎。其次,是有损传输线模型的支持,包括考虑了趋肤效应和介质损耗有损传输线模型,可以在几个GHz精确描述传输线的阻抗,甚至过孔模型,跨分割的传输线阻抗变化,都需要提取精确模型,进行仿真。再次,是串行信号波形验证,在高速串行信号当中,传统的overshoot,时钟沿、建立时间/保持时间等概念被眼图模板(eye mask),相移(skew),抖动(jitter)等取代,仿真的结果也需要新的一套规则来验证。

选择适合的高速仿真工具和高速互连工具,可以有效的帮助设计师在应对高速PCB设计挑战。
 

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