基础电路设计(九)高速数字电路板设计技术探索

随着数字电子产品小型化、高速化的市场需求，数字电路板的设计日益受到重视。由于高速数字电路大多是小型CMOS组件所构成，因此本文以FR-4电路板为前提，深入探讨有关高速数字电路板的设计技巧。
　 
设计高速数字电路板的20项要诀

※使用低诱电率与低诱电正接的电路板
高诱电率的电路板容易导通电磁界，因此极易受到噪讯干扰，一般RF-4的诱电率为4.8，诱电正接为0.015左右；低诱电率的电路板为3.5，诱电正接为0.010左右。由于低诱电率电路板的价格比一般电路板高，因此选用上必需作全盘性检讨。

※RF-4的频率极限为2.5G～5.0GHz
以往认为60MHz是电路板上的信号传输速度极限，不过事实上目前PC主板的bus信号传输速度大多超过400MHz，若以主板的现况而言，能够作如此高速的信号传输，主要原因是利用shield将阻抗(impedance)为60Ω左右的pattern包覆，使其特性等同于一般pattern长度，也就是说实际上电路板并未超过2.5～5.0GHz的信号传输物理极限。

※尽量使用多层电路板
使用内层为电源层的多层电路板具有下列优点:
*电源非常稳定。
*电路阻抗(impedance)大幅降低。
*配线长度大幅缩短。
相同面积作成本比较时，虽然多层电路板的成本比单层电路板高，不过如果将电路板小型化、噪讯对策的方便性等其它因素纳入考虑时，多层电路板与单层电路板两者的成本差异并不如预期中的高。例如小型高密度配的场合，一般认为使用4层电路板可获得良好的电路特性。表1是日本国内双面电路板与4层电路板成本比较实例。

根据表1的数据单纯计算电路板的面积成本时，每一日圆的面积双面电路板约为 左右，4层电路板则为 ，也就是说4层电路板的使用面积若能降低1/2，面积成本就与双面电路板相同。虽然批量多寡会影响电路板的单位面积成本，不过尚不致有4倍的价差，如果发生4倍以上的价差时，祇要设法缩减电路板的使用面积，并设法降至1/4以下即可。

※尽量使用micro strip line与strip line
CMOS的输出阻抗(impedance)为50～100Ω左右，如图1所示micro strip line与strip line，可使pattern impedance收敛在50～100Ω范围内

阻抗的计算方法
如果直接使用电路板制作厂商提供的阻抗(impedance)layout电路，极易招致成本上扬的窘境，为了能在设计时间使阻抗维持在50～100Ω范围内，除了确认电路板的标准厚度，再决定pattern宽度之外，亦可直接指定电路板的厚度要求厂商制作，因为事前严谨的电路板选定作业，可使电路获得预期性的效果。根据图1的计算式，假设micro strip line的场合，pattern宽度为0.1mm，绝缘层厚度为0.2mm时，阻抗则为80Ω；如果绝缘层厚度为0.4mm时，配线阻抗可收敛至100Ω范围内。值得一提的是实际上pattern的宽度经过整修后会变得更细窄，例如宽度为0.15mm的pattern，经过蚀刻整修后会变成0.1mm。
虽然信号pattern如果设有ground shield时，必需使用其它的计算公式计算，不过基本上阻抗(impedance)却不会有太大改变。此外双面电路板的其中一面如果设置ground的better pattern，便可获得某种程度的改善。

strip line对噪讯对策具有极佳效果
虽然电路板若未超过8层以上，无法发挥噪讯对策效果，不过8层以上电路板的配线容量高达 并不适合高速信号传输，然而噪讯对策上却具有极佳的效果。

※4层电路板的第2层作接地层(ground)
若与电源层比较，ground具有很好的噪讯低减效果。如图2所示将ground设于第2层，再以组件信号层为中心作高速配线，换言之高速配线必需全部设于组件面上。

※利用终端电阻作阻抗(impedance)整合
一般阻抗(impedance)整合
一般IC的输出阻抗都很小，输入阻抗却很大，因此多余的input电流会跳返引发反射。由于ECL与clock drive的输出阻抗被设计整合成50Ω，因此通常会使用图3(a)的整合电路；相较之下一般CMOS逻辑IC的输出阻抗为50～100Ω左右，如果用100Ω作整合，势必形成图3(b)的结构，造成clock drive等高输出组件除外的输出产生不足现象，因此设计上必需设法满足消耗电流增大的需求。

直列终端可降低消耗电流
由于上述图3的方法不但会使消耗电流增大，同时还会造成传输特性恶化，传输速度减缓等问题，如果改用图4所示增加直列终端电阻法，便可可获得很好的效果，这种方法称为「直列终端电阻法」或是「damping电阻法」。具体而言这种直列终端电阻方法祇需准备pad，必要时可作0Ω阻抗跳线(jumper)或是添加ferrite core即可。此外如果使用站立与下降时间很长的低速组件，对降低电源电压与消耗电流具有极佳的效果。

※表面信号层作better pattern处理
若无法确保return电流路径，会有噪讯外漏之虞
字如果电流从IC流至IC，该return电流会折返原IC，也就是说若无法确保return电流路径，电流会回绕变成噪讯。虽然多层电路板内层的ground可用shield保护，不过via等孔穴会使return电流散乱，为了回避其它信号的via，所以往往会在better作slit。

ground shield
为了确保return电流的shield，同时防止return电流与邻接信号线发生cross talk现象，因此在表面层设置ground的better pattern(图5(a))，类似这种利用ground将信号包覆方法称为「ground shield法」。
clock line或是高速line如果能在各line上设置ground shield，便可获得很好的效果，如果情况不允许时可参考图5(b)的方法，以数条line为block，再用gro und line将信号包覆，需注意的是采用此种方法的ground shield，必需确认数量众多的via是否与内层的ground层连接。此外ground shield与信号线之间若有0.1m m左右的间隙，配线容量便会高达 。虽然上述方法具有很好的噪讯对策效果，不过如果信号传输延迟成为主要问题或是信号线很长时，就需将gro und shield与信号线之间的间隙加大。

※LSI下方设置better pattern
 由于LSI本身就是噪讯发生源，所以噪讯很严重时必需用铝质case将package包覆，虽然任意使用via会造成预期外的伤害，不过适时利用如图6的结构，建立有效的better pattern可以很容易吸收噪讯。

※配线弯曲 减少via的使用，尽量作同层配线
如图7(a)所示pattern直角弯曲后，会改变pattern的宽度，造成阻抗(impedance)发生变化极易引起反射；图7(b)的via如果也作直角弯曲，同样会造成阻抗发生变化并引起反射，换句话说不论是pattern或是bare弯曲，设于组件面上而且是圆弧状乃是最高理想，不过实际上圆弧配线非常困难，所以改采如图7(c)所示的 弯曲，进而减少pattern的宽度变化，此外必需注意的是减少via的使用，同时必需尽量设法作同层配线。

※不可用via内层逃孔在内层作slit
如图8(a)所示land直径为0.66mm，drill直径为0.35mm小孔径的内层逃孔，孔径为1.0～1.2mm。为了配合SOP-IC的脚架间距，因此将via以1.27mm的间距作直线状排列(图8(b))，却因此在内层造成slit进而导致部份better pattern分离。为避免产生slit所以将via改成如图8(c)的排列方式。用直径为0.35mm的钻头(dri ll)在直径为1.0 mm范围内贯穿，对电路板制造厂商而言是相当严苛的要求，因此事后的尺寸确认非常重要。

※尽量降低配线长度
根据实验数据与仿真分析结果显示，配线长度低于100mm时可获得极佳的噪讯对效果，也就是说利用多层板并降低配线长度，或是使FPGA的脚架排列优化对配线长度具有重大意义。此外clock line的配线，尽量利用FPGA/PLD或是clock dri ve，设法获得长度为1:1的配线。

※配线直线化
文连接bus时配线配线直线化乃是最基本的设计，如图10 (a)的T型配线极易在连接部位产生反射，因此必需改成图10(b)直线化配线。

图10 直线状配线实例

※非高速性电路尽量使用低速组件
由于高速电子组件的信号变化速度非常快，使得电路的电感(inductance)具有很大的影响力。如果不是高速电路尽量使用类似HC-CMOS低速电子组件。
　
※尽量使用表面封装电子组件
lead组件的导线(lead)会变成具有电感的成份，进而对电路造成不良影响，所以高速数字电路尽量使用表面封装电子组件，必需注意的是socket组件极易招致不良结果，因此设计上非必要时应该尽量避免使用socket组件。

※damping阻抗与ferrite core对clock line与bus line具有极佳效应
如以上的说明damping阻抗与ferrite core对clock line与bus line具有极佳效应，而且是低成本高效益的终端方法。

在line准备pad，可边量测噪讯边作调整
如图11所示一般会在clock line上设置1608等级的电阻pad，接着边量测噪讯边更换数十Ω的电阻作调整，此外也可以使用具备合适频率特性的ferrite core。若不需使用电阻或是filter core时，量产前祇需委托电路板厂商在pad之间作短路即可。

输出端子附近设置damping电阻
输出端子附近设置damping电阻乃是设计上基本要求，不过data bus等双向配线的场合，则需在所有端子附近设置10Ω左右的电阻。虽然它的动作原理与上述终端阻抗相同，不过插入damping电阻会降低数据传输特性与传输速度，因此若有skew的考虑时，必需注意电阻值与配线长度的匹配性。

※与外部作In/Out的部位，需使用ferrite core
如图12所示尽可能在input部位插入1k～10kΩ直列电阻，藉此保护电子组件不会受到静电噪讯干扰，同时还可以防止噪讯流出。此外使用大电流容量的ferrite core，防止噪讯从output部位流出。值得一提的是电源层、其它配线与connector之间若无充裕的空间时，允许利用C结合的噪讯进入。

※bus line与其它信号线必需相隔1mm以上
CPU控制的bus line是等信号稳定后才开始读取信号，因此相互的cross talk尚不致构成问题，不过CPU与tinning有可能会在无关系的信号线与bus line之间造成不良影响，所以必需避免bus line与其它信号线并行配线，而且bus line与其它信号线必需相隔1mm以上。

※等长配线
clock的分配或是CPU之类的控制信号尽可能作等长配线，如果配线长度相差100m m，信号传输速度会产生0.6ns的差异。此外上述的直列终端电阻作50～100Ω调整，亦可获得1ns skew的补正。

※不可省略pass control
尽可能在各IC的电源端子设置pass control。

※必需熟记的基本数据
micro strip line的信号速度
micro strip line的信号以每6ns前进1m。

pattern修正的幅宽
幅宽0.15mm的pattern，蚀刻后会降至0.10mm左右。

micro strip line的阻抗(impedance)
绝缘层的诱电率为4.8，绝缘层的厚度为0.4mm时，pattern幅宽为0.1mm的阻
抗(impedance)约为100Ω；pattern幅宽为0.7mm时，阻抗约为50Ω；绝缘层的厚度为0.2mm，pattern幅宽为0.1mm的阻抗约为80Ω。

cross talk与pattern的间隔/绝缘层厚度的关系
pattern间隔为1mm时的cross talk是间隔为0.15mm的1/10以下，pattern间隔超过1mm反而效果不彰。此外micro strip line的绝缘层厚度从1.5mm变成0.2mm时，cross talk可降至1/10以下。

配线容量
字pattern幅宽0.1mm，绝缘层厚度0.2mm的micro strip line配线容量为 0.3PF/cm。
pattern幅宽0.1mm，绝缘层厚度0.24mm的strip line配线容量为2.0pF/cm。
pattern幅宽0.1mm，pattern间隔为0.2mm的配线容量为0.3pF/CM。
pattern间隔为1mm的配线容量为0.01pF/CM。

自我阻抗(impedance)与相互阻抗
pattern幅宽0.1mm的自我阻抗为8~16mH/cm。
pattern间隔为0.2mm时，配线之间的相互阻抗为 6mH/cm。