源同步与DDR

hanss网友：

DDR的总线一般分为3组，数据组、地址/控制组、时钟组

其中，数据组由DQ数据线，DM数据屏蔽线，DQS锁存线组成，他们之间有共同的等长关系

地址/控制组由地址和控制线组成，他们之间又是有共同的等长关系

为什么两组线与时钟的等长关系不同？因为速率不同

目前DDR的时钟基本上是采用源同步差分时钟。

数据线在时钟的上升和下降源都采样数据

地址/控制线仅在时钟的上升沿采样速据

数据的速率是同等时钟SDRAM的两倍，因此叫DDR，而地址的速率没有增加。数据比时钟的时序更紧张，因此等长关系会更严格。

haha0808网友：

我也来说两句：DDR器件大都工作在比较高地速率，在这种情况下考虑时延地时候常常要考虑到封装引线的影响。因此数据组信号、地址组信号的等长是要考虑到封装引线的补偿的。

为什么要等长？等长的目的是要减小 PCB SKEW的影响。我发现有人只关心等长，确对数据/地址线的最长长度、和数据线长度与时钟线的长度差没有关注，这才是犯了时序计算的根本错误

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