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关于FPGA连接DDR2的问题讨论

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我采用XC4VSX35或XC4VLX25 FPGA来连接DDR2 SODIMM和元件。SODIMM内存条选用MT16HTS51264HY-667(4GB),分立器件选用8片MT47H512M8。设计目标:当客户使用内存条时,8片分立器件不焊接;当使用直接贴片分立内存颗粒时,SODIMM内存条不安装。请问专家:

1、在设计中,先用Xilinx MIG工具生成DDR2的Core后,管脚约束文件是否还可更改?若能更改,则必须要满足什么条件下更改?生成的约束文件中,ADDR,data之间是否能调换?
2、对DDR2数据、地址和控制线路的匹配要注意些什么?通过两只100欧的电阻分别连接到1.8V和GND进行匹配 和 通过一只49.9欧的电阻连接到0.9V进行匹配,哪种匹配方式更好?
3、V4中,PCB LayOut时,DDR2线路阻抗单端为50欧,差分为100欧?Hyperlynx仿真时,那些参数必须要达到那些指标DDR2-667才能正常工作?
4、 若使用DDR2-667的SODIMM内存条,能否降速使用?比如降速到DDR2-400或更低频率使用?
5、板卡上有SODIMM的插座,又有8片内存颗粒,则物理上两部分是连在一起的,若实际使用时,只安装内存条或只安装8片内存颗粒,是否会造成信号完成性的影响?若有影响,如何控制?
6、SODIMM内存条(max:4GB)能否和8片分立器件(max:4GB)组合同时使用,构成一个(max:8GB)的DDR2单元?若能,则布线阻抗和FPGA的DCI如何控制?地址和控制线的TOP图应该怎样?
7、DDR2和FPGA(VREF pin)的参考电压0.9V的实际工作电流有多大?工作时候,DDR2芯片是否很烫,一般如何考虑散热?
8、由于多层板叠层的问题,可能顶层和中间层的铜箔不一样后,中间的夹层后度不一样时,也可能造成阻抗的不同。请教DDR2-667的SODIMM在8层板上的推进叠层?
 

网友zyonghui回复如下:

1.请教FPGA工程师,一般来说可以。
2.数据线已经有ODT不需要外部匹配了,没见过两个电阻的匹配方式。单个电阻连到0.9V VTT上,注意这个VTT需要有SHUNT能力,即能输出正负电流的。
3.DDR2中阻抗是一方面,不过更关键是的TIMING以及CROSSTALK,另外注意不要跨分割,这是最基本的。
4.当然可以
5.肯定会有影响,你所能做的只有尽量缩短STUB的影响
6.这取决于你的硬件设计,如CS。ODT的连接。当然应该没有设计蠢到不能同时用的程度,除非主控CPU不能寻址超过4G的范围。
7.如果说参考电压,则几乎不需要电流,因为只是做参考。如果你说的是0.9V终端匹配电压,那需要一些电流,一般正负3A就足够了,这个可以计算的。速度越快DDR2越烫,一般一条4G的内存按到6到8W的功耗算,已经很高了。
8.只要维持地平面,任何阻抗PCB厂家都是可以控制的。但要告诉你阻抗只是很小一方面,很多供应商的参考设计对DDR的阻抗要求都是变来变去的,根本没统一的标准。

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