基于DSP平台的数字视频源的PCB系统设计

      本文提出了一种基于TI DSK6711平台的将模拟视频进行数字化处理的PCB系统设计方案，其中视频解码模块完成复合视频信号数字化，音频A/D模块完成语音信号数字化，同时采用大容量的SDRAM存储器作为帧缓存，用FPGA完成其控制接口，整个系统以DSK6711为核心构成数据处理单元，此系统可以完成电视图像信号的去隔行扫描转换﹑低分辨率向高分辨率转换等视频信号处理，也可以进行实时视频和音频数据压缩处理。

      随着数字电视和高清晰度电视技术的发展和成熟，标准数字和高清晰度电视已成为未来电视系统的必然趋势。整个数字电视系统从技术层面上来讲，包括数字视频信号节目源﹑信号传输以及终端接收三部分。由于传输网络传输带宽的限制，因此，解决传输大容量的数字视频信号的问题成了数字电视的关键所在。于是数字视频编码压缩技术应运而生，成百成千倍地压缩视频信号，解决了传输上的问题。随着国家广电总局对数字电视的卫星传输标准﹑有线传输标准﹑地面传输标准的陆续制定，数字电视渐渐地进入人们的生活，但是完全实现电视的数字化还有很漫长的路程，模拟电视和数字电视将会在很长的一段时间内并存。现在市场上有售的数字化电视接收机(PDP，LCD，DLP)接收的仍然是复合视频信号，其数字化的概念是指对模拟视频的数字化，并不是完全意义上的数字电视接收机。尽管如此，对模拟视频的数字化也包括了不少技术问题，如电视信号具有不同的制式而且采用复合的YUV信号方式，而计算机直接工作在RGB空间；电视机是隔行扫描，计算机显示器大多逐行扫描；电视图像的分辨率与显示器的分辨率也不尽相同等等。因此，模拟视频的数字化主要包括色彩空间的转换﹑光栅扫描的转换以及分辨率的统一等等。

1　硬件设计
　　TI公司的IDK(影像开发套件)是一套成熟的DSP硬件开发平台。为了给数字化电视接收机提供高品质的视频图像信号源，我们开发了一套与DSP芯片连接的数字视频处理系统作为DSK6711平台的子卡，，同时兼顾了视频信源编解码的开发。
　　 本数字视频处理系统采用了先进的板间嵌入的设计理念和堆栈式结构形式，共有三部分组成：视频采集板(PCB2)﹑视频存储显示子卡(PCB3)和DSK6711(PCB1)开发板。

　　1)DSK6711开发板(PCB1)
　　 DSK6711开发板是TI（德州仪器公司）为DSP开发人员提供的一种硬件实时调试平台，选用TMS320C6711B作为核心处理器，在板扩展2个16Mbit的SDRAM，一个音频解码与编码电路，通过HPI接口与PC机相连接，是软件进行实时调试和数据交换的通讯接口。TMS320C6711B是一款浮点DSP芯片，其片外时钟频率可以达到150M，其体系结构采用甚长指令字(VLIW)结构形式，单指令字长为32bit，8个指令组成一个指令包，总字长为 。芯片内部设置了专门的指令分配模块，可以将每个256bit的指令包同时分配到8个处理单元，并使8个处理单元同时运行。通过片内的锁相环路(PLL)将输入时钟倍频获得，这样可以使CPU的最大处理能力达到2400MIPs。
　　DSK6711开发板提供了音频信号处理的DSP硬件平台，为了适应不同系统用户的要求， TI为其设计了一种接口标准(EMIF和外设接口)，专门用于第三方用户开发DSK6711的子板以适应不同的应用场合。EMIF兼容8bit/16bit/32bit的异步存储器和同步存储器，20根地址线和独立的字节读写使能信号，两组独立的片选信号﹑读信号﹑写信号分别控制两个不同的存储器，每个存储器的最大容量可达到128Mbit。外设接口提供了2个多通道串口MCBSP，2个计数器，2个通用IO口和CPU的中断信号。[p]
　　2)视频采集(PCB2)
　　 模拟视频信号中不仅包含图像信号，还包含行同步、行消隐、场同步、场消隐等信号。视频解码的目的就是将复合视频、YC分量等模拟视频信号进行AD转换以获取图像的数字信号，同时提取其中的同步和时钟信号。Philips公司的视频解码芯片SAA7111a，支持对NTSC和PAL 制视频信号的自动转换，自动进行50/60Hz 场频的检测，可对NTSC、PAL、SECAM 制式视频信号的亮度和色度进行处理。它拥有4路模拟输入﹑4 路复合视频(CVBS) 或2路YC或1路YC和2路CVBS输入。可设置CVBS或YC通道为静态增益控制或自动增益控制(AGC)。拥有2 路亮度和色度梳状滤波器，可对亮度、对比度、光圈和饱和度进行控制。可支持以下输出格式:4:2:2 (16位)﹑4:2:2(CCIR601 8位) ﹑4:1:1 (12位)YUV格式或8:8:8(24位)﹑5:6:5 (16位)RGB格式。这种多格式的数据总线形式为设计者提供了灵活的选择空间。

　　3)视频存储显示子卡(PCB3)
　　 视频存储显示子卡建立DSK6711的标准接口的基础之上，由一块大容量逻辑控制FPGA芯片，多帧视频存储电路，以及视频(VGA)编码电路组成，并带有模拟视频采集板的数字输入接口和数字视频信号输出接口。既可作为多种不同系统核心软件的开发使用，也可直接应用于数字化电视接收机。 逻辑控制FPGA主芯片采用ALTERA的EP20K160EFC484-2X。 EP20K160E逻辑门多达40万系统门，LE单元6400个，可定义IO口316个，宏单元640个，内嵌80K的RAM，片内集成两个锁相环(PLL)，可以完全满足对视频存储控制和某些视频图像处理的要求。FPGA逻辑控制芯片主要完成对SDRAM﹑DSK6711的EMIF﹑视频输入﹑视频输出的逻辑控制。
　　 SDRAM选用现代半导体公司的HY57V641620HG同步动态存储器，同步时钟频率达到133M，其存储容量为64Mbit，数据总线宽度16bit。可以存放多达8帧的分辨率为 ﹑Y:U:V为4:2:216bit数据格式的视频图像，采用低电压供电方式可以降低峰值功耗，所有的输入输出信号电平兼容LVTTL。
　　 复合视频信号采用的是隔行扫描方式， VGA显示模式采用的是640线逐行扫描方式，设计中将把采集得到的数字信号存储起来，由DSP来完成TV信号的去隔行扫描，再把得到的逐行YUV数字信号或RGB数字信号送到VGA视频编码器的D/A模块完成数字信号 向模拟信号的转换。编码芯片采用TI的TVP3026。
　　4)电源设计
　　 由于半导体制造工艺的原因，低电压器件的成本比传统5V器件更低，功耗低，性能更优，加上多数器件的I/O脚可以兼容5V/3.3VTTL电平，而且还可以直接应用在原有系统中，因此，3.3V/2.5V1.8V/1.5V等低电压SOC芯片和ASIC芯片得到各大IC公司的大力推崇和发展，现在大多数的DSP芯片厂商和PLD/FPGA的芯片厂商都采用低电压供电设计。
　　 设计低电压系统的电源通常可以采用三种方法：1、采用低压差线形稳压芯片(LDO)；2、开关电源也是实现电源转换的一种方法，效率高，动态输入范围大，但电路设计要复杂得多，调试繁琐；3、可以直接购买DC/DC电源模块，但是价格比较贵。
　　 从子卡的功耗和减少电磁干扰的角度来考虑，我们在视频存储显示子卡的电源设计上选用了小功率的低电压线性稳压器。其主要的优点是：所需外部元件数目少，成本低，调试简单，纹波小，无电磁干扰。主要的弱点是：工作效率低(<70%)，功耗大，有些情况下需要给器件本身散热。

2　软件设计
　　显示存储子卡的逻辑控制软件设计有分为I2C模块﹑SPI模块﹑EMIF模块﹑SDRAM控制模块﹑视频输出FIFO五个部分。图3为子卡的软件结构框图。由于现在的CPLD/FPGA的规模越来越大，软件设计越来越复杂，用户软件设计可以直接调用现成的IP核以避免一些不必要的重复劳动。

　　1) I2C模块
　　I2C 总线是一种用于IC器件之间连接的二线制半双工总线，它包括:串行数据线SDA、串行时钟线SCL，利用两根线实现总线上的器件之间的信息传送，可连接多种功能器件、每种功能器件最多可接8片，每个器件可通过地址编码加以识别。子卡上的SAA7111a和TVP3026都是I2C器件，其初始数据配置是通过I2C总线进行的。SDA和SCL都是双向I/ O口线，(针对外围器件SCL是单向的)内部集电极或漏极开路形式，使用时需加上拉电阻到电源上。当总线空闲时两线均是高电平，最高传输速率为100k bit/s。[p]
　　I2C总线上的数据传送如图 4所示。总线上传送的每一帧数据均为1个字节。启动总线后，要求每传送1个字节后，对方回应一个应答位。在发送时，首先发送最高位。每次传送开始有起始信号，结束时有停止信号。在总线传送完1个字节后，可以通过对时钟线的控制，使传送暂停，这时可在应答信号后使SCL变低电平，控制总线暂停。当主节点要求总线暂停时亦可采用同样的方法。图4是FPGA向外围I2C器件发送01010011 和01001001这两个数据的情况。

　　2)SPI模块
　　 串行外围设备接口(SPI)是MOTOROLA公司提出的一个同步串行外设接口。允许CPU与各种外围接口器件以串行方式进行通信、交换信息，其最高传输速率达到50Mbit/s。它使用4条信号线：串行时钟线(SCK)、主机输入/从机输出线(MISO)、主机输出/从机输入线(MOSI)、低电平有效的使能信号线(CS)。

　　 在子卡的设计中我们把DSP的一个MCBSP作为SPI的主设备，FPGA的一个SPI模块作为从设备。

　　3) SDRAM控制模块
　　 SDRAM具有多种工作模式，内部操作是一个相对复杂的状态机。SDRAM 器件的管脚分为以下几类：
　　 A：控制信号包括片选，时钟，时钟使能，行列地址选择，读写选择，数据有效。
　　 B：地址时分复用管脚，根据行列地址选择管脚，控制输入的地址为行地址或列地址。
　　 C：数据双向管脚。
　　SDRAM的控制模块可以分为几个小模块，如图7所示。其中“脉冲产生模块”为核心模块，它负责产生一系列单脉冲信号，如行、列激活脉冲，刷新脉冲等，这些信号都严格按照SDRAM 的标准时序产生，然后送至后级“SDRAM 控制信号输出模块”，通过它对SDRAM的行、列地址计数，并产生最后的SDRAM控制信号(如：/CAS、/RAS，行、列地址等)。“解码模块”负责解释主控制器发送的控制命令，并将对应的信号发送到“脉冲产生模块”及“控制模块”。“控制模块”负责发出一些控制信号对外围芯片(如：缓冲存储器，总线缓冲器等)进行相应的操作。“初始化模块”按照SDRAM 的初始化程序发出一些控制信号给“脉冲产生模块”，对SDRAM 进行初始化及一些设置。“自动刷新模块”负责对刷新时间计数，在需要刷新时向“脉冲产生模块”提出刷新要求，等SDRAM完成一次读写任务后便发出刷新脉冲。

　　4) EMIF模块
　　 EMIF模块的内部硬件结构有三部分构成：EMIF同步时序电路、输入/输出数据缓冲存 储器以及地址译码单元。
　　A、同步时序电路
　　 主要功能是产生CPU中断信号，触发DMA都控制事件，并为输入/输出数据缓冲存储器提供同步时钟信号和控制信号。
　　 B、输入/输出数据缓冲存储器
　　 考虑到视频采集输出总线(4:2:2)16bit﹑存储芯片的数据总线16bit﹑DSP的数据总线32bit﹑YUV信号在SDRAM的存储格式﹑象素同步时钟和SDRAM同步时钟等诸多方面的因素，因此，采用不同结构的输入/输出数据缓冲存储器。
　　C、地址解码器
　　 TI的EMIF为不同的存储提供了无缝接口，我们利用了CE2和XA[21:2]，子卡上的SDRAM的存储空间和DSK6711上的存储芯片通过地址解码器进行统一编址。帧同步信号作为中断信号，CPU通过中断信号的获取来完成EDMA的初始化，这样EDMA就可以获得CPU外部数据总线的使用权，在外部存储器之间进行大容量的数据传输。

3　结束语
　　 本文主要介绍一套基于DSP的数字视频图像处理系统的设计方案，其应用范围相当广泛。此系统充分利用了DSK6711的硬件平台，避免了DSP高频电路板的设计过程，不仅可以减少设计成本，而且可以缩短开发周期。