以USB3.1一致性仿真测试为例，介绍如何构建从仿真到一致性测试的快速通道

传统的开发流程中，产品定义后，往往由研发进行设计与仿真，原型验证，再到投产，打板芯片贴片回来后进行产品初期的上电调试和分析，再到后端的一致性测试。

由于现在市场上电子通信产品的上市迭代时间和成本的压力，产品在正式上市前，研发和测试的时间非常紧迫；产品成熟后往往需要修改设计降低成本。举个例子，现在很多产品为了降低成本，减少芯片电源网络的去藕、旁路电容或采用性能稍差的器件。这都为产品的设计到验证提出更大的挑战。

     一致性测试是判断产品是否满足规范标准的要求，在各大高速应用标准一般都会有CTS（一致性测试规范），以行业标准去规范产品上市的要求，比如USB3.1的产品如果要打上协会标准的Logo，那就要通过一致性测试，协会也会通过官方渠道和第三方认证实验室进行把关。传统的设计流程，仿真阶段主要是在前期对SI进行预期和优化，一般要等到硬件生产调试完成之后再做一致性测试，如果出现问题再去调试仿真，进一步仿真与测试结果的拟合。

         这里为大家介绍一种改进的流程，在设计和仿真阶段就直接对接一致性测试，在软件层面就打通整个流程。通过在前仿真阶段进行链路拓扑优化，通过网络仪物理层测试系统（PLTS）设备软件测量提取互联链路参数模型，进行后仿真，得到规范要求测试点的信号波形 ，进而进行一致性“测试”。

      在没有硬件的阶段如何进行一致性测试呢？Infiniium离线分析一致性应用软件，可以导入仿真得到的波形进行一致性测试。通过一致性测试，判断是否存在信号违规，再从设计着手，调整前期的设计和布局布线以及模型的优化，再快速进行一致性标准判断。如果有降低成本的考虑，也可以快速判断不同的器件的影响或节省部件，判断是否符合规范要求。

在一致性测试领域，测试仪器厂商需要提供完整的测试软件和符合规范要求的算法，比如在高速接口领域如PCIe或USB3.1等高速标准通常使用的SigTest算法，Keysight示波器内的一致性测试软件集成了SigTest的算法DLL，保证测试结果符合官方的一致性要求，并且示波器软件里有丰富的Debug工具也可以很方便的做信号分析，比如PCIe标准等还遵循Base Spec在SigTet基础之上，提供额外相关测试分析能力。

下面我以USB3.1 Gen2 10Gbps设计为例，为大家展示一下从仿真到一致性测试的流程和效果。

首先，利用Keysight的仿真软件ADS（Advanced Design System）提供的USB3.1的设计指南，根据规范要求优化，并进行USB3.1参考一致性仿真。

在USB3.0（现在一般说USB3.1 Gen1） 5Gbps时代，链路的典型拓扑最早由Intel提出的，端到端总的链路损耗控制在20dB@2.5GHz（下面不再重复，都指在奈奎斯特频率点，也就是信号速率/2），其中Host端PCB的损耗控制在10dB，最长3m电缆控制的损耗约为7.5dB，Device端标准B型接口分配给2.5dB的损耗。后来随着大屏智能手机、平板等类型产品的普及，Device端的走线长度变长，允许的损耗放宽至6.5dB，为了降低USB3.0主从设备间误码率，协会将Cable的损耗限制在3.5dB，最长1m（A口到μB接口），总的链路损耗维持在20dB，这个变化在USB-IF官方的ECN里可以找到，感兴趣的可以去找一下，另外在USB协会的《USB 3.1 Channel Loss Budgets 》一文中，也有相关的介绍。

在USB3.1规范发布的同时，同时也发布了TypeC的规范，基于Type C的Gen1 5Gbps的链路损耗定义了多种接口场景，这里暂时不做展开，我们主要来看Gen2 10Gbps的链路损耗。Gen2总的链路损耗控制在23dB，不论何种接口，主从设备PCB链路损耗一致都为8.5dB，电缆损耗控制在6dB。

根据USB-IF发布的资料，下图是由Jennifer Tsai提交给USB-IF的USB3.1一致性测试测试通道模型，以Type C - C的拓扑模型为参考，被测件（host）输出接口，插入Type C的直插夹具（如N7015A或者协会官方夹具），通过SMA电缆连接到示波器，通过软件的算法嵌入一致性通道进行测试。
为了确保加入的包括夹具、电缆和对端PCB loss的一致性通道损耗为14.5dB，考虑到示波器输入端口的电容效应，协会提供的S参数是扣除了示波器输入端接50ohm除的影响，损耗控制在-14.1dB。

为了方便进行一致性测试，我们直接在仿真中在一致性通道末端TP1点加入Diff_Probe得到波形，因为一致性软件包含了规范标准的远端均衡算法，进而再作眼图测试，我们没有在仿真环境里选取末端均衡后的眼图波形。我们这里仿真采用了协会提供的Type C-C的S参数模型，在链路末端得到CP9波形（随机码型）作为测试确定性抖动Dj的波形数据，而用于测量随机性抖动Rj的CP10（clock码型），在经过一致性通道模型之前仿真得到，有兴趣的读者可以看一下我在之前的一篇文章“Rj应该测在哪？”。

为了得到仿真实时波形，进而利用示波器软件进行一致性测试，这里要采用Bit-By-Bit的分析模式，为了提高抖动的分析的准确性，至少仿真1M个UI。这里需要注意的是，在ADS的设计工具里提供了波形生成的工具，可以导出HDF5文件格式，这个文件格式由美国国家超级计算应用中心发明，由于开放的数据格式，现在在科学工程界被广泛采用，可以设定对应示波器里的采样率（此处为80GSa/s），这样才符合官方的USB3.1测试软件算法SigTet基于示波器里的没有内插点的原始采样数据。

下面就是我们在Infiium 软件中，运行USB3.1App，然后分析信号选择Saved Waveform，这种方式App不会重复嵌入传递函数，直接可以调入仿真得到的CP9/CP10的H5文件。

软件在运行过程中自动调用SigTest算法，就可以得到下面的抖动和眼图等一致性测试结果，并且可以保存生成测试报告，这样就完成了从仿真到一致性测试的过程。如果有问题，可以再在ADS软件里进行优化和调整，再进一步验证一致性的结果。 

今天介绍这个仿真到测试的改进流程，目的是能够在早期设计阶段进行规范标准的分析，提升从仿真到测试闭环调试的效率。当然仿真工具自身的波形分析还是有不可替代性的，如基于芯片特定的AMI模型进行特定均衡后的波形分析和误码可能性分析。仿真和测试不必分离。