转帖：CMOS 版图设计中对电源总线噪声的考虑
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转帖：CMOS 版图设计中对电源总线噪声的考虑
本文所描述的噪声现象不是由于热噪声或者电荷散射所引起的，而是由于CMOS I/O驱动器的输出管脚上的电平变化，在电源总线(VDD和
VSS)上产生的噪声电压所引起的，被称为电源总线噪声(power bus noise)。
我们知道，每当CMOS门改变其输出电平时有一个电流尖峰(current spike)流过电源总线并产生噪声电压，称它是开关噪声。电源总线以及
它们与封装管脚的连接必须有足够的导通性能，使得来自输出驱动器中的所有电流尖峰不致于产生过大的噪声电压，破坏电路的正常操作
。然而，芯片中的电源总线以及压焊封装连接线都具有电阻和电感特性，在多个I/O驱动器(或者输出驱动器)排列的版图区域内，最有可能在
电源总线上产生较大的噪声电压，过高的电源噪声电压还影响电路的延迟时间，使电路可能出现迟滞故障。 为了保证电路安全可靠地操作
，需要减小和限制电源总线噪声。下面从版图设计角度来考虑如何进行好的强壮的电源设计。
从结构和布局考虑
所谓VLSI结构式布局(structuring place-ment)是首先确定功能单元(例如：数据通道、控制模块、存贮器、随机逻辑等)在芯片上放置的区域，
然后再分配I/O驱动器及压焊点的位置。当功能块确定了所在区域后，就意味着确定了电源线(VDD)、地线(VSS)和时钟线的分配区域。因为
在I/O区域内产生电源噪声最大，所以将它们组成在一起采用与其它功能单元相分离的电源总线，并称为“噪声”电源总线(noise power bus);而
功能单元区域中的电源总线称为“静态”电源总线(Quiet power bus)。输入缓冲器上的电源总线可以由“静态”电源总线来提供。这两种电源总线
采用各自的压焊点连接不同的管脚，实现电源总线噪声的区域隔离。根据I/O驱动器的数量和输出驱动电流的大小，“噪声”电源总线可以有
多个压焊点及连接管脚。压焊点的位置往往放在距封装管脚最近处，减小连接线的长度。
输出驱动器及分配
为了减小每个输出驱动器在输出电平变化时流入电源总线上的电流尖峰，在驱动器与电源总线连接通道上加入噪声限制电阻，这对大电流
驱动是非常必要的。此外，就是对每一个VDD和VSS管脚分配一组输出驱动器。每一个VSS和VDD所分配的输出驱动器组的数目是有限制的
。在两个VSS(或者VDD)之间所分配的输出驱动器为一个VSS组(或者VDD组)。每一个VSS组(或者VDD组)输出驱动器的数目是由输出驱动器类
型(是否有噪声限制)和驱动电流确定，这在VLSI版图设计时必须要充分考虑。
另外，如果在版图上有不闭的电源总线，电源总线的末端又远离VSS和VDD管脚，那么在该处电源噪声最大，因为电源总线本身的电感和
电阻正比于电源总线的长度，对电源总线进行充放电的CMOS门数也正比于电源总线的长度，所以电源总线上的噪声电压正比于电源总线长
度的平方。因此，输出驱动器尽可能地分配在靠近每一个VSS管脚。
总之，电源总线噪声问题是VLSI设计者在版图设计时必须给予充分考虑，特别要注意输出驱动器同时开关噪声。在CMOS数/模混合电路
中，电源总线噪声影响程度比纯数字CMOS电路更严重。通过VLSI版图设计技巧、分离“静态”和“噪声”电源总线、增加VSS和VDD管脚数量
及噪声限制输出驱动器等方法，控制电源总线噪声，使VLSI芯片能安全可靠地操作。 而且，事实上，对于噪声的抑制除了电路设计上要进
行充分的考虑和采用不同的手段使信号足够干净之外，版图设计者拥有一定的电路设计知识和基础理论，养成一个良好的设计习惯（比如
在大电流的地方习惯于尽可能多的VIA-stack和对衬底接触，对于如何隔离不同的干扰源和噪声，如何有效的采用一些简单直接的版图设计
技巧并且自然的应用到设计当中）对于整个设计在最后物理实现中避免未知因素导致的失效，将非常非常重要。
本文所描述的噪声现象不是由于热噪声或者电荷散射所引起的，而是由于CMOS I/O驱动器的输出管脚上的电平变化，在电源总线(VDD和
VSS)上产生的噪声电压所引起的，被称为电源总线噪声(power bus noise)。
我们知道，每当CMOS门改变其输出电平时有一个电流尖峰(current spike)流过电源总线并产生噪声电压，称它是开关噪声。电源总线以及
它们与封装管脚的连接必须有足够的导通性能，使得来自输出驱动器中的所有电流尖峰不致于产生过大的噪声电压，破坏电路的正常操作
。然而，芯片中的电源总线以及压焊封装连接线都具有电阻和电感特性，在多个I/O驱动器(或者输出驱动器)排列的版图区域内，最有可能在
电源总线上产生较大的噪声电压，过高的电源噪声电压还影响电路的延迟时间，使电路可能出现迟滞故障。 为了保证电路安全可靠地操作
，需要减小和限制电源总线噪声。下面从版图设计角度来考虑如何进行好的强壮的电源设计。
从结构和布局考虑
所谓VLSI结构式布局(structuring place-ment)是首先确定功能单元(例如：数据通道、控制模块、存贮器、随机逻辑等)在芯片上放置的区域，
然后再分配I/O驱动器及压焊点的位置。当功能块确定了所在区域后，就意味着确定了电源线(VDD)、地线(VSS)和时钟线的分配区域。因为
在I/O区域内产生电源噪声最大，所以将它们组成在一起采用与其它功能单元相分离的电源总线，并称为“噪声”电源总线(noise power bus);而
功能单元区域中的电源总线称为“静态”电源总线(Quiet power bus)。输入缓冲器上的电源总线可以由“静态”电源总线来提供。这两种电源总线
采用各自的压焊点连接不同的管脚，实现电源总线噪声的区域隔离。根据I/O驱动器的数量和输出驱动电流的大小，“噪声”电源总线可以有
多个压焊点及连接管脚。压焊点的位置往往放在距封装管脚最近处，减小连接线的长度。
输出驱动器及分配
为了减小每个输出驱动器在输出电平变化时流入电源总线上的电流尖峰，在驱动器与电源总线连接通道上加入噪声限制电阻，这对大电流
驱动是非常必要的。此外，就是对每一个VDD和VSS管脚分配一组输出驱动器。每一个VSS和VDD所分配的输出驱动器组的数目是有限制的
。在两个VSS(或者VDD)之间所分配的输出驱动器为一个VSS组(或者VDD组)。每一个VSS组(或者VDD组)输出驱动器的数目是由输出驱动器类
型(是否有噪声限制)和驱动电流确定，这在VLSI版图设计时必须要充分考虑。
另外，如果在版图上有不闭的电源总线，电源总线的末端又远离VSS和VDD管脚，那么在该处电源噪声最大，因为电源总线本身的电感和
电阻正比于电源总线的长度，对电源总线进行充放电的CMOS门数也正比于电源总线的长度，所以电源总线上的噪声电压正比于电源总线长
度的平方。因此，输出驱动器尽可能地分配在靠近每一个VSS管脚。
总之，电源总线噪声问题是VLSI设计者在版图设计时必须给予充分考虑，特别要注意输出驱动器同时开关噪声。在CMOS数/模混合电路
中，电源总线噪声影响程度比纯数字CMOS电路更严重。通过VLSI版图设计技巧、分离“静态”和“噪声”电源总线、增加VSS和VDD管脚数量
及噪声限制输出驱动器等方法，控制电源总线噪声，使VLSI芯片能安全可靠地操作。 而且，事实上，对于噪声的抑制除了电路设计上要进
行充分的考虑和采用不同的手段使信号足够干净之外，版图设计者拥有一定的电路设计知识和基础理论，养成一个良好的设计习惯（比如
在大电流的地方习惯于尽可能多的VIA-stack和对衬底接触，对于如何隔离不同的干扰源和噪声，如何有效的采用一些简单直接的版图设计
技巧并且自然的应用到设计当中）对于整个设计在最后物理实现中避免未知因素导致的失效，将非常非常重要。
请教小编和各位，有句话不解！
请教小编和各位，有句话不解：“为了减小每个输出驱动器在输出电平变化时流入电源总线上的电流尖峰，在驱动器与电源总线连接通道上加入噪声限制电阻，这对大电流驱动是非常必要的”这是为什么?电流驱动的电源地线上电阻是越小越好，加入噪声限制电阻会不会和我们减小限制电阻的初衷有悖?
求解问题
求解问题！?
留下记号，等待答案！
还有“噪声限制电阻”一般用什么做?一小段poly?
到 www.huaguo3.com/bbs
问，会有人告诉你
没人回复?
应该前提是驱动器的电源和电源总线是分离的吧
貌似有些道理，只是没见过那个电阻版图是怎么实现的?
没人回答吗?
可以查看衬底噪声方面的书，这是降低衬底噪声常用的结构
It should be AC impedance.
Ferrite bead is a good AC impedance as de-coupling.
好贴，我喜欢
没见过这种版图的实现.
谢谢了！
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
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