怎样设计低频PLL？
录入：edatop.com 阅读：
请教：
对于
低输入频率=大约几百Hz（如200Hz）；
输出频率=输入频率的256倍频；
输出频率作时钟用。
这样的锁相环有怎样的设计原则?
采用什么样的架构最合适?
怎样去补偿?
欢迎大家指教，讨论！
对于
低输入频率=大约几百Hz（如200Hz）；
输出频率=输入频率的256倍频；
输出频率作时钟用。
这样的锁相环有怎样的设计原则?
采用什么样的架构最合适?
怎样去补偿?
欢迎大家指教，讨论！
这个一般归类于 Clock Generator
采用全 CMOS 结构
片外滤波器
Also you can try digital type PLL.
申明：网友回复良莠不齐，仅供参考。如需专业解答，请学习本站推出的微波射频专业培训课程。
上一篇：PLL 仿pss不收敛的解决方法
下一篇：请教CP噪声的问题
